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1、word1 问题1.1 元器件放置元件修改后无法添加到电路中，出现Part is out of date with respect to the design cache.use update cache to synchronize the part in the cache with the library的提示。解决方法如下：选择File目录树，点file.dsn前面的+，再点Design Cache前面的+，找到你所出错的Part名称，designUpdate cache 一下就行了！1.2 元器件旋转元件有时需要旋转，解决方法如下：选中元件，按快捷键R即可。1.2 多个管脚的修改如何
2、为多个管脚进展修改？解决方法如下：选中要修改的管脚，鼠标右键点击Edit properties 即可。1.3 在原理图中放置多个元件如何在原理图中放置元件/多个元件？解决方法如下： 先激活原理图，鼠标点击Place Part,或者快捷键P也可以。如何在原理图中画出任意角度的线？解决方法如下：画线时按住Shift即可。 在两个较远距离的线除了用导线连接外还有什么方法连接？解决方法如下：在同一个原理图中，用鼠标点击Place，选择Net Alias即可。1.6 在整个工程文件中进展浏览 有时需要浏览整个工程文件来查找错误，该怎么操作？解决方法如下： 先选中.dsn文件，鼠标点击EditBrowse
3、Parts。1.7 索引编号 如何设置索引编号？解决方法如下： 先选中.dsn文件，鼠标点击ToolsAnnotateReset Part Reference to“？， 把编号取消,然后鼠标点击ToolsAnnotateIncremental Reference Update来重新编号即可。 如何进展电气规如此检查？解决方法如下： 先选中.dsn文件，鼠标点击ToolsDesign Rules Check即可。 原理图逻辑功能设计，生成net listPCB板数据库准备导入net list关键器件布局布线前仿真，解空间分析，约束设计，SI仿真，PI仿真，设计调整约束驱动布局，手工布局约束驱动
4、布线，自动布线，手工拉线，可能需要调整层叠设计布线后仿真修改设计布线后验证设计输出，PCB板加工PCB板功能调试、测试性能。2.0 电路设计简化流程建零件库、焊盘、零件封装创建电路板、机械结构、尺寸、层叠结构预定义导入网表设定电气规如此、线宽、线距、其他规如此布局布线布线后调整、零件编号、丝印、DRC设计输出、gerber文件、drill文件、图纸。2.1 allegro 出光绘文件出现的几个问题首先出光绘前要保证没有DRC错误出Gerber时提示如下错误:一：设置好光绘文件参数后，选择check dabase before artwork后，点击生成光绘时出现错误告警信息： database
5、 has errors:artwork generation cancled.please run dbdoctor.可行的解决方法：1.运行内部，或外部dbdoctor ,内部的在tools-database check2.TOOLS-PADSTACK-modify design padstack。在option中的purge选ALL。3.place-update symbols-选择器件并选择下方的update symbols padstacks选项 上述4种方法过后，根本上能解决问题。二：WARNING: Shape at XX XX) contains void at XX XX)wh
6、ich touches another shape当该层不铺这块铜时可以正常出Gerber。这个主要是敷铜的问题，同一NET的两个独立的shape 重叠就会出现该错误告警。出 Gerber时 , Allegro不允许2个或更多 Dynamic 类型的形状彼此接触，即使他们用一样的 netname。解决方法：对动态敷铜与静态敷铜重叠的，可视情况删除掉静态的，或者利用merge shape来将2个分立的shape合并成一块shape。打开shape boundary 可便于操作。三：在能成功生成gerber文件时，文件中可能存在的许多告警信息：。这个主要是底片精度设置导致的问题。解决方法。2.检查
7、设计文件中的shape参数下的void controls的artwork format设置是否与底片中的类型一致。3.设计文件在准备输出gerber文件时的单位必须和底片上的一致，否如此还是可能会照常出现问题。1、 更新封装 封装修改后，在allegro下palce-update symbols。在package symbol下选择要更新的封装。 注意勾选 update symbol padstacks Ignore FIXED property。2、如何批量放置VIA？比方在TOP层铺了一片铜到地，然后想规如此的放置一批VIA将外表铺铜区连接到地层，能不能自动完成啊？手动放很麻烦也不均与，影
8、响美观CopyFind勾選ViaOption填寫數量，間距。1. Allegro中我设置了highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。是什么地方需要设置。答：setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。2. 不小心按了Highlight Sov后局部线高亮成白色，怎样取消？答：这个是用来检查跨分割的，取消的方法是：如果是4层板的话，在电源层跟地层都铺上地网络，然后再按Highlight Sov刷新即可。3. 如何更改Highlight高亮默认颜色？答：可以在Display-Color/V
9、isibility-Display-Temporary Highlight里修改即可，临时修改颜色可以点Display-Assign Color来实现。4. 如实现Highlight高亮局部网络，而背景变暗，就像Altium Designer那样？答：可以在Display-Color/Visibility-Display-Shadow Mode打开该模式，并且选中Dim active layer即可。5. 快速切换层快捷键答：可以按数字区里的“-或“+来换层。6. OrCAD跟Allegro交互时，出现WARNING CAP0072 Could not find ponent to highl
10、ight错误等？答：OrCAD输出网表，Allegro导入网表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。1.ORcad :首先打开orcad和allegro分别占1/2的窗口界面。然后orcad中 Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出网表的路径。然后确定导出网表。2.Allegro:Files/Import/Logic/ 最底下的Impo
11、rt directory中设置刚刚导出网表的路径。然后导入即可，只要不出现error即可。3.操作互动：首先在allegro中选中高亮display/Highlight，然后到orcad中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。当然了选中Dehighlight就可以不高亮显示了。7. 关于盲孔与埋孔B/B Via的制作方法？答：可先制作通孔Thru via，然后Setup-B/B via definitions-Define B/B via，如如下图，完成后，再在Constraint Manager-Physical-all layers-vias里添加B/B Via即可。
12、8. 在用Router Editor做BGA自动扇出时，遇到提示无法找到xxx解决方法？答：路径里不能有中文或者空格 。9. 在制作封装时,如何修改封装引脚的PIN Number？答：Edit-Text，然后选中PIN Number修改即可。10. 对于一些机械安装孔，为什么选了pin后，选中老是删除不了？答：因为这些Mechanical Pin属于某个Symbol的，在Find里选中Symbols，再右键该机械孔，点Unplace ponent即可。11. 在OrCAD里用Off Page Connector为什么没起到电气连接的作用？答：先科普下：1.off_page connector确
13、实是用在不同页间比拟适宜，同一页中可以选择用连线，总线或者Place net alias来连通管脚，没有见过在同一页中用off_page connector的。2.off_page connector在电气特性上是没有方向性的，但是在制图时，为了人看方便，所以使用的双向信号和单向信号的符号还是不同的，这是为了让人知道它是输入还是输出。电气特性的连接是在芯片做原理图封装时，对管脚定义时形成的。原因分析：Off Page Connector用于平坦式电路图中多页面原理图电气连接这些原理图必须从属于同一个Parent Sheet Symbol。如如下图所示才算同一个Parent sheet symb
14、ol。12. 如何将两块电路板合成一块？答：先将电路板A导出成Sub-drawing，然后电路板B再导入该Sub-drawing，同时原理图也合成一个原理图，完后创建网表Netlist，电路板B再导入该Netlist，此时电路板B存在一些未名的器件和已名的器件，因为导入Sub-drawing元件布局跟连线都跟原来的保持一致，但是去掉了电路板A中元件的网表信息的，而导入该Netlist如此导入了网表信息，为了利用原来的元件布局，可用Swap-ponent命令来交换元件网表信息而保持原来的布局不变。13. 元件封装中的机械安装孔Mechanical Symbol？答：使用Allegro PCB D
15、esign XL的Package symbol模板建立一个元件封装，对于有电气连接性的pin将其按照实际元件的引脚编号。而对于机械安装孔的pin，将其pin number删除掉，明确它是一个非电气连接性的引脚，大多数指安装孔。比如DB9、RJ45等接插件都具有两个或者以上的机械孔。14. Mechanical Symbol已经存在库中，但Place-Manually在Mechanical Symbols里见不到？答：在Placement里的Advance Settings选项卡中选中Library即可。15. ORCAD画原理图时，off page connector 后加上页码的方法？答：用
16、ORCAD画原理图，很多ORCAD的SCH中，大多在offpage connector 加上一个页码。方法很简单：Tools-annotate-action-add intersheet reference即可。16. 布线时，添加到约束中的所有的通孔和盲孔都可以显示，但是所有埋孔都不能显示，不知道为什么。比如，L1L2，L1-L3， L1-L88层板都可以显示，但是L2L7，L3-L6都无法显示？答：在pad制作时需要把microvia点上即可。17. Allegro Region区域规如此设置？答：setup - constraints - constraint manager或者快捷菜单
17、中带cm标记的，Cmgr图标启动constraints manager图表窗体，在窗体中选择object-create-region，此后就在表中设置一下物理或者间距规如此，只不过在设置通孔时可以双击弹出选择过孔窗体，非常方便。最后设置完了点击OK，此后在allegro pcb的菜单中shape下有利用Rectangular建立一个矩形，然后在option中的active class 选择Constraint Region，subclass选择all.assgin to region选择你刚刚在规如此管理中建立的区域规如此名称，如果没有说明你没有保存好，重新操作一遍以上的规如此建立过程。18.
18、 与某个Symbol的引脚相连的Clins和Vias删除不了？答：可能该Symbol为fix，Unfix该Symbol即可。19. Allegro使用Fanout by pick功能时老是扇不出，而且停到一半卡死？答：可能待扇出Symbol所在区域中存在Etch层的Shape，要删掉这些Shape才行。20. 将某个网络设置成电源网络，并设置其电压、线宽等属性？答：选中该Net，然后Edit-Properties，按如下图修改其属性即可。或者也可以依次点击Tools-Setup Advisor-Next-Next-Identify DC Nets-填入网络的Voltage即可。21. 为什么器
19、件bound相互重叠了，也不显示DRC错误呢？是不是哪里设置要打开以下？3 u# n/ O$ F1 d3 # l. |答：有两种，一个是pin到pin的距离约束，主要是防止短路，需要在constrain中设置smd pin 到smd pin的距离，然后在setupconstrainmodes中的spacing modes中勾选smd pin to smd pin。另外一个是检查两个器件是否重叠，需要用到place bound top/bottom，至于是顶层还是底层，要更具你的器件而定，这个规如此只要是两个器件的place bound层相互重叠就会报警，同样需要打开检查开关，在setupcon
20、strainmodes中的design modespackage中勾选package to package为on其中on为实时监测，只要触犯规如此就报警，batch为只有点击update drc才监测报警，off是不监测，违反规如此不报警。当然，Color/Visibility中Stack-UP中相应层中的DRC显示也要开启。22. 拖动时为什么不显示鼠线？移动铺铜或元件时，原来与之相连的过孔和线都消失了，怎么解决？答：Move时要选中Ripup Etch。选中Ripup Etch时将去掉跟该Symbol引脚相连的Clines，同时显示Rats，选中Stretch Etch时用Clines代替
21、Rats，而什么都不选时如此保存Clines同时显示Rats。所以移动铺铜或元件为保存原来的过孔和线，如此不能选中Ripup Etch。另外：定制Allegro环境 Find选取 Design Object Find Filter选项： Groups(将1个或多个元件设定为同一组群) ps带有元件序号的Allegro元件 Symbols所有电路板中的Allegro元件 Functions一组元件中的一个元件 Nets一条导线 Pins(元件的管脚) Vias过孔或贯穿孔 Clines具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔 Lines具有电气特性的线段：如元件外框 Shapes任
22、意多边形 Voids任意多边形的挖空局部 Cline Segs(在clines中一条没有拐弯的导线) Other Segs(在line中一条没有拐弯的导线) Figures图形符号 DRC errors违反设计规如此的位置与相关信息 Text文字 Ratsnets飞线 Rat TsT型飞线 文件类型： .brd(普通的电路板文件) .dra(Symbols或Pad的可编辑保存文件) .padPadstack文件，在做symbol时可以直接调用 .psmLibrary文件，保存一般元件 .osm(Library文件，保存由图框与图文件说明组成的元件) .bsm(Library文件，保存由板外框与
23、螺丝孔组成的元件) .fsm(Library文件，保存特殊图形元件，仅用于建立Padstack的Thermal Relief) .ssm(Library文件，保存特殊外形元件，仅用于建立特殊外形的Padstack) .mdd(Library文件，保存module definition) .tap(输出的包含NC drill数据的文件) .scrScript和macro文件 .art(输出底片文件) .log输出的一些临时信息文件 .color(view层面切换文件) .jrl(记录操作Allegro的事件的文件) 设定Drawing SizesetupDrawing size. 设定Drawi
24、ng Options(setupDrawing option.) status:on-line DRC(随时执行DRC) Default symbol height Display： Enhanced Display Mode: Display drill holes:显示钻孔的实际大小 Filled pads：将via 和pin由中空改为填满 Cline endcaps：导线拐弯处的平滑 Thermal pads：显示Negative Layer的pin/via的散热十字孔 设定Text SizesetupText Size. 设定格子setup grids. Grids on:显示格子 N
25、on-Etch:非走线层 All Etch:走线层 Top：顶层 Bottom：底层 设定Subclasses选项setupsubclasses. 添加删除 Layer New Subclass. 设定B/Bvia(setupViasDefine B/Bvia.) Ripup etch：移动时显示飞线 Stretch etch：移动时不显示飞线信号线的根本操作： 更改信号线的宽度EditChangeFindClinesoptionlinewidth 删除信号线EditDelete 改变信号线的拐角EditVertex 删除信号线的拐角EditDelete Vertex23. 如何修改某个Sha
26、pe或Polygon的网络属性以与边界？答：Shape-Select Shape or void-单击选中该Shape-在右边Option栏Assign net name中将Dummy Net修改成自己想要的网络，当鼠标光标停留在边界时可以拖动光标修改边界。24. 如何只删除某一层里的东西?答:很简单，Display-Color/Visibility-单独显示要想删除的那一层，OK后删除即可。25. 如何替换某个过孔？如何不在布线状态下快速添加过孔？答：Tools-PadStack-Replace，然后必须选上Single via replace mode，最后选上要想替换的过孔即可；利用co
27、py来快速添加大量过孔即可。26. 如何在allegro中取消Thermal relief花焊盘(十字焊盘)答:set up-design parameter -shape-edit global dynamic shape parameters-Thermal relief connects -Thru pins ,Smd pins - full contact27. 在等长走线时，如何更改target目标线？答：绕等长有两种：一种是设在一定X围内绕没有基准，就是说在一组BUS里必须绕到这个X围内才会变绿，这个我一般不用，因为BUS里少绕一根不到这个X围就不会变绿。另一种就是设在一定X围内有
28、基准的，也许就是你表达的这种，ElectricalConstraint Set-Net-Routing-Relative Propagation-relative Delay-Delta:Tolerance下你想设做基准的Net,点鼠标右键，在下拉菜单项选择择set as target。28. 如何分割电源层？答：使用Anti Etch来分割平面使用Add-line命令，并且设置Active Class为Anti Etch，设置好线宽，并且在外框画好RoutKeepin，然后在已经建立Shape的平面上，画出想要分隔的X围，再用Edit-Split Plane-Create。29. 画了lin
29、e型线，如何修改？答：Edit-Vertex顶点命令来修改。30. 通孔式焊盘做得比拟大,且排列的较密集,怕连锡怎么办?答:焊盘间画丝印做隔离。31. allegro对齐的问题答:1.首先右键application mode切换到模式placement edit；2.框选需要对齐的元件；3.关键的一步，在你要对齐的基准元件上右键，选择align ponents；OK4.allegro只能实现这个中心点对齐，至于更高级的要使用skill了32. 修改了元器件封装,如何更新到PCB?答：Place-Update Symbols-Package Symbols-找到该封装-点击Refresh即可。3
30、3. Allegro如何添加机械孔？答：孔径为NPTH(None Plated Through Hole),焊盘为NULL,THERMAL RELIEF和ANTI PAD需比孔径大20MIL左右.然后把它当做via来用就可以了，当然也可以做成Symbol来添加。34. 画封装时如何将元件参考点设在中间?答:画好封装后,Setup-designer parameters-Move Orign即可。35. 在Allegro中如何更改字体和大小丝印，位号等配置字体:allegro 15.2:setup-text sizestext blk:字体编号photo width: 配置线宽width,hei
31、ght:配置字体大小改变字体大小：edit-change，然后在右边控制面板find tab里只选text只改变字体然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。最后选你准备改变的TEXT。框住要修改的所有TEXT可以批量修改allegro 16.0: setup-design-parameter-text-setup text sizetext blk:字体编号photo width: 配置线宽width,height:配置字体大小改变字体大小：edit-change，然后在右边控制面板find tab里只选text只改变字体然
32、后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。class-ref des-new sub class-silkscreen_top最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,注意：如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom-在建封装的时候可以设定36. Allegro静态铺铜时，当用Shape void Element来手动避让时，有些区域明明很宽但老是进不去以致导致出现孤岛？答：在用Shape Void Element命令时，选中Shape，右键Par
33、ameter，Void Controls-Creat Pin voids，将In-Line改为Individually即可。37. 重叠元件，如何切换选中它们？答：选中该最上面元件，按Tab逐层切换选中。38. 画封装的时候,明明已经在某些层上有定义,如Rout Keepout等，但是调用元件到板上却老是找不到该层？答：可能有两个原因：1、PCB板上没显示该层；2、画封装的时候，如Top层定义成“Top_Cond，但PCB上却定义成“TOP，所以显示不出来。39. 动态铺铜时，Update to Smooth但还是存在Out of date shapes，什么原因？答：可能存在一些dummy
34、net 的shapes，可以通过在Report里运行Shape dynamic state来找到这些shapes，又因为dummy net的shapes可能不会就这样显示出来，可以stack-up里boundary那栏打开，用shape select来选中它来删除。40. Package Geometry 里的Silkscreen画的是封装的外框，ponent Geometry里的Silkscreen是器件的编号文本如R1等。41. Place_Bound_TopUsed to ensure you dont place ponents on top of each without getti
35、ng a DRC. This boundary normally defines the ponent area which may or may not include pins of surface mount devices. This boundary can also be assigned a ponent high to be verified at the board level and checked to the Package_Keepout_Top boundaries or any other special ponent clearances. If this bo
36、undary does not exist than it will be automatically created based on the Assembly_Top outline and the outer extents of the ponent pins. This boundary can only be defined at the symbol level (.dra).Dfa_Bound_TopUsed by the Real Time Design for Assembly (DFA) Analysis to check clearances between ponen
37、ts driven by a Spreadsheet based matrix of ponents. This boundary normally or can be different then the traditional Place_Bound_Top boundary and it may include pins of surface mount devices. If this boundary does not exist than the DFA checks default to using the Place_Bound_Top boundary. This bound
38、ary can only be defined at the symbol level (.dra).Package_Keepout_TopUsed to ensure you dont violate placement keepout areas or high restricted area in a design. This boundary can only be defined at the board level (.brd) and cannot be added to the symbol level (.dra) unless it is part of a Mechani
39、cal Symbol (.bsm)42. allegro导出库时，no library dependencies选项有什么用？答：选中该选项，导出库时会连同焊盘一起导出去。43. Constraints manager里无法建立pin pair？答：有可能是虽然已经给电阻、电容等器件建立Espice模型了，但是IC的pin脚IO属性没定义。可以编辑pin脚的属性，找到pinuse项，在里面更改即可。Allegro-层叠结构设置来源:互联网2015-11-17浏览次数:609PCB层叠结构 层叠结构是一个非常重要的问题，不可无视，一般选择层叠结构考虑以下原如此： 元件面下面第二层为地平面，提供器
40、件屏蔽层以与为顶层布线提供参考平面； 所有信号层尽可能与地平面相邻； 尽量防止两信号层直接相邻； 主电源尽可能与其对应地相邻； 兼顾层压结构对称。 对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在 50MHZ以上的50MHZ以下的情况可参照，适当放宽，建议排布原如此： 元件面、焊接面为完整的地平面屏蔽； 无相邻平行布线层； 所有信号层尽可能与地平面相邻； 关键信号与地层相邻，不跨分割区。 基于以上原如此，对于一个四层板，优先考虑的层叠结构应该是： S 信号 G 地平面 P 电源层 S 信号 对于一个六层板，最优的层叠结构是： S1 信号 G1 地平面 S2 信号 G2 地平
41、面 P 电源层 S4 信号 对于一个八层板，有两种方案： 方案 1： 方案2： S1 信号 S1 信号 G1 地平面 G1 地平面 S2 信号S2 信号 G2 地平面P1 电源层 P 电源层G2 地平面 S3 信号S3 信号 G3 地平面P2 电源层 S4 信号S4 信号 方案2主要是比方案1多了一个电源层，在电源比拟多的情况下可以选择方案2。对于更多层的结构也是按照上面的原如此来定，可以参考其它的资料。 下面以SMDK6410核心板(设计为八层板)来设置层叠结构，包括规如此设置，PCB布线等。 打开程序-Cadence SPB 16.2-PCB Editor，然后打开在第3 章布局好的PCB
42、文件。点击工具栏的图标按钮，或者选择Setup-Cross-section 菜单，如图4.1所示。 层叠结构设置 弹出Layout Cross Section对话框，如图4.2所示。Layout Cross Section对话框 由于电路板是用手工建立的，所以在Corss Section中只有Top层和BOTTOM层，需要手工来增加6个层，并调整层叠结构。在Subclass Name一栏前面的序号上点击鼠标右键，弹出一个菜单，如图4.3所示。增加层 可以选择Add Layer Above在该层上方增加一层，可以选择Add Layer Below在该层下方增加一层，还可以选择Remove Lay
43、er 删除该层。在走线层之间还需要有一层隔离层。最后设置好的八层板的层叠结构如图4.4所示，采用的是方案2的层叠结构。设置好的八层板层叠结构 Subclass Name一列是该层的名称，可以按照自己的需要来填写。Type 列选择该层的类型，有三种： CONDUCTOR：走线层； PLANE：平面层，如GND平面； DIELECTRIC：介电层，即隔离层。Material列设置的是该层的材料，一般根据实际PCB板厂提供的资料来设置。Thickness设置的是该层的厚度，如果是走线层和平面层如此是铜皮的厚度。Conductivtl设置的是铜皮的电阻率。Dielectric Constant列设置介电层的介电常，与Thickness列的参数一起都是计算阻抗的必要参数。Loss Tangent列设置介电层的正切损耗。Negtive Artwork设置的是该层是否以
