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1、第九章 数据域测量逻辑分析仪,9.1 数字系统测试的基本原理,9.2 逻辑分析仪,9.3 可测性设计,9.4 数据域测试的应用,仪器科学与工程系,9.1 数字系统测试的基本原理,一、数据域测试/数字系统测试的特点,在现代数字电路和系统中，对其数据信息的测试技术就称为数据域测试。它具有以下特点： 响应和激励间不是线性关系 从外部有限测试点和结果推断内部过程或状态 微机化数字系统的软件导致异常输出 系统内部事件一般不会立即在输出端表现 故障不易捕获和辨认,给测试带来困难,二、相关术语,故障侦查/检测(Fault Detection)：判断被测电路中是否存在故障故障定位：查明故障原因、性质和产生的位
2、置以上合称故障诊断，简称诊断 缺陷(Defect)：物质上的不完善性。失效(Failure)：缺陷导致电路产生错误的运作 故障(Fault)：缺陷引起的电路异常，缺陷的逻辑表现 缺陷和故障非一一对应，有时一个缺陷可等效于多个故障,出错/错误(Error)：故障导致的输出不正常真速测试（AT-Speed Testing)：在功能性操作频率下的测试参数测试和逻辑测试：交直流参数和器件的逻辑功能测试测试主输入(Primary Input) ：可由测试器直接驱动的输入测试主输出(Primary Output) ：可由测试器直接检测的输出测试图形/样式（Test Pattern）：为获得故障而施加的数据
3、测试矢量（Test Vectors）：也称测试图形测试生成：通过一定算法或工具，获得电路测试矢量的过程故障覆盖率：测试集所侦查的故障数与电路总故障数之比,三、故障模型,固定型故障(Stuck Fault)：某一根信号线不可控，固定在某一逻辑值上。 固定1故障(stuck-at-1)，s-at-1 固定0故障(stuck-at-0)，s-at-0桥接故障(Bridge Faults)：两根或多根信号线间的短接 输入端间桥接故障 反馈式桥接故障，即输入与输出短接故障。 桥接故障会改变电路拓朴结构，使得诊断更加困难。 延迟故障(Delay Faults)：电路延迟超过允许值而引起的故障。 时延测试验
4、证电路中任何通路的传输延迟不超过系统时钟周期。,暂态故障(Temporary Faults)：故障是非固定的。 类型：瞬态故障和间歇性故障 瞬态故障 ：电源干扰和粒子辐射等原因造成 间歇性故障：元件参数变化、接插件不可靠等造成,四、测试方法（略）,组合电路测试：敏化通路法，D算法，布尔差分法时序电路测试：迭接阵列，测试时序数字系统测试：随机测试，穷举测试,五、数据域测试系统的组成,(1) 数字信号源(2) 逻辑分析(3) 特征分析, 作用和功能,为数字系统的功能测试和参数测试提供输入激励信号,产生图形宽度可编程的并行和串行数据图形,产生输出电平和数据速率可编程的任意波形,产生可由选通信号和时钟
5、信号控制的预先规定的数据流,(1) 数字信号源, 结构组成, 采用VCO产生内部时钟,或PLL产生高精度的时钟.外部时钟, 时钟分离电路提供多个不同时钟,供不同电路模块,串并转换，同步，电平调节, 序列存储器在初始化期间写入了每个通道的数据，数据存储器的地址由地址计数器提供。在测试过程中，在每一个作用时钟沿上，计数器将地址加1, 多路器可将多个并行输入位转换成串行数据流。对于低速的数字信号源，多路器可以不要，从数据的每个数输出可直接产生一个串行数据流, 格式化器将数据流与时钟同步, 格式化器的输出直接驱动输出放大器，放大器的输出电平可编程, 数据的产生,(2) 逻辑分析, 逻辑分析用于测试和分
6、析多个信号之间的逻辑关 系及时间关系, 逻辑分析仪的特点,通道数多,存储容量大,可以多通道信号逻辑组合触发,数据处理显示功能强,(3) 特征分析, 采用特征分析技术的必要性,对各节点逐一地测试与分析使测试成本巨增,受封装的限制，从多节点观察测试响应受到限制,内测试的需要, 特征分析技术: 从被测电路的测试响应中提取出“特征”（Signature），通过对无故障特征和实际特征的比较进行故障的侦查和定位,特征分析的实现线性反馈移位寄存器(LFSR),hi=1，表示接通反馈线；hi=0，表示断开反馈线,反馈系数hi在二元域上定义的多项式,h(x)= xn+h1xn1+hn-1x+1,称为该线性反馈移
7、位寄存器的特征多项式,单输入特征分析器,工作原理： 用一个已知的进制序列去除被检验的二进制序列M，所得到的余数即为特征。 特征分析过程对应为二元域上的多项式除法。被除数为被测的输入响应序列，除数为反馈移位寄存器的特征多项式。相除后，商对应线性反馈移位寄存器的输出位流，余数为测试响应的特征。,特征分析技术具有很高的检错率 当测试序列足够长时，特征分析的故障侦出率不低于,，m为用作特征分析的LFSR的长度。当m=16 时，故障侦出率高达99.998%,由LFSR构成的多输入特征分析器(MISR),基于特征分析的数字系统故障诊断原理,被测电路的无故障特征或某种故障下的特征可通过电路的逻辑模拟或故障模
8、拟获得。通过事前的模拟建立好特征-故障字典，便可用于故障诊断。,9.2 逻辑分析仪,主要内容: 一、逻辑分析仪的特点与分类 二、逻辑分析仪的基本组成原理 三、逻辑分析仪的触发方式 四、逻辑分析仪的显示方式 五、逻辑分析仪的技术指标与发展趋势 六、逻辑分析仪的应用,一、 逻辑分析仪的特点与分类,输入通道多 数据捕获能力强,具有多种灵活的触发方式 具有较大的存储深度,可以观察单次或非周期信号 显示方式丰富 能够检测毛刺, 特点, 分类,按工作特点分类: (1) 逻辑状态分析仪 (2) 逻辑定时分析仪按结构特点分类: (1) 台式逻辑分析仪 (2) 便携式逻辑分析仪 (3) 外接式逻辑分析仪 (4)
9、 卡式逻辑分析仪,台式逻辑分析仪,卡式逻辑分析仪,便携式逻辑分析仪,外接式逻辑分析仪,二、 逻辑分析仪的组成原理,逻辑分析仪的组成主要包括数据捕获和数据显示两大部分.,采样是通过比较器来完成的！,三、 逻辑分析仪的触发方式, 几个概念,数据流：逻辑分析仪对被测信号连续采样获得的一序列数据。,触发：由一个事件来控制数据获取，即选择观察窗口的位置。跟踪：采集并显示数据的一次过程称为一次跟踪。, 触发方式,(1) 组合触发：多通道信号的组合作为触发条件，即数据字触发。 每个通道的触发条件可为： “ 1 ” “ 0 ” “ x ”如：8个通道的组合触发条件设为：“011010X1” 则：该8个通道中出
10、现数据： 01101001 或01101011 时均触发,基本的触发跟踪方式：, 触发起始跟踪, 触发终止跟踪,(2) 延迟触发,在数据流中搜索到触发字时，并不立即跟踪，而是延迟一定数量的数据后才开始或停止存储数据，它可以改变触发字与数据窗口的相对位置。,(3) 序列触发,多个触发字的序列作为触发条件，当数据流中按顺序出现各个触发字时才触发。,序列触发常用于复杂分支子程序的跟踪。,(4) 手动触发（随机触发）,(5) 限定触发,无条件的人工强制触发，因此观察窗口在数据流中的位置是随机的。,由于某些触发条件出现太频繁，为有选择地捕获特定数据，可给触发条件加上些约束条件。附加的条件未出现，也不能触
11、发。,四、 逻辑分析仪的显示方式,每个通道的信号用一个伪方波显示，多个通道同时显示。,(1) 波形显示,(2) 数据列表显示,将每个通道采集到的值组合成数据，按采样顺序显示。,8bit作为一个探头,(3) 反汇编显示,将数据流按照被测CPU指令系统反汇编后显示。,(4) 图解显示,将屏幕X，Y方向分别作为时间轴和数据轴进行显示的一种方式。它将要显示的数据通过D/A转换器变为模拟量，按照存储器中取出数据的先后顺序将转换所得的模拟量显示在屏幕上，形成一个图像的点阵。, 主要技术指标, 定时分析最大速率。 状态分析最大速率。 通道数。 存储深度。 触发方式。 输入信号最小幅度。 输入门限变化范围。
12、毛刺捕捉能力。,五、 逻辑分析仪的技术指标及发展趋势, 发展趋势,分析速率、通道数、存储深度等技术指标也在不断提高 功能不断加强。与时域测试仪器示波器的结合 ，提高混合信号分析能力向逻辑分析系统（Logic Analyze System）方向发展。,六、 逻辑分析仪的应用, 硬件测试及故障诊断,例：ROM/ASIC的指标测试(最高工作频率、寿命测试、高低温测试),例：毛刺信号的测试,实例：HB9402, 软件测试与分析,逻辑分析仪也可用于软件的跟踪调试，发现软硬件故障，而且通过对软件各模块的监测与效率分析还有助与软件的改进。,例1：80C51指令执行信号时序测试例2：分支程序跟踪测试,9.3
13、可测性设计,主要内容: 一、概述 二、扫描设计技术 三、内建自测试技术（简） 四、边界扫描测试技术（简）, 可测性设计出现的背景：VLSI, 传统的系统设计方法的缺陷, 可测性设计-在系统的设计阶段就同时考虑测试的需求，以提高系统的可测试性, 可测性的量化-可测性测度,可控性（Controllability） 对电路中各节点的逻辑值控制难易程度的度量,可观性(Observability) 对故障信号进行观察或测量难易程度的度量,一、 概述,可测性设计考虑的主要问题,什么样的结构容易作故障诊断,什么样的系统，测试时所用的测试矢量既数量少，产生起来又较方便,测试点和激励点设置在什么地方，设置多少，
14、才能使测试比较方便而开销又比较少,结构可测性设计 从可测性的观点对电路的结构提出一定的规则，依据可测性设计的一般规则和基本模式来进行电路的功能设计，使得设计的电路容易测试, 扫描通路法,二、 扫描设计技术, 基本原理-将一个集成电路内所有状态存储器件串接起来，组成一个移位寄存器，使得从外部能容易地控制并直接观察这些状态存储器件中的内容, 同步时序电路的一般模型,N 组合电路Yi 状态存贮器件PO 主输出PI 主输入, 对状态存储器件的控制和观测只能通过组合电路间接进行，使测试问题复杂, 一般扫描通路设计扫 描通路设计要保证各个时序元件可以同组合电路完全隔离开来，以便时序元件的状态可随意设置，同
15、时保证时序元件的输入可观察.,隔离开关(添加),（添加）, 电平灵敏扫描设计, 电平灵敏的概念 一个逻辑系统，如果其稳定状态对任何输入状态改变的响应与系统中电路的延迟无关，并且，如果有两个以上输入改变，输出响应与输入改变的先后顺序也无关，系统的稳定状态只取决于各输入变化的最终稳定电平，则称这样的逻辑系统为电平灵敏的, 电平灵敏设计的目的-保证电路中器件的延迟、上升和下降时间等参量对电路工作无影响, 电平灵敏设计的实现-时序逻辑中的基本存贮元件必须是电平灵敏的, 前者缺陷：切换开关引入延时，切换时存在竞争, 电平灵敏设计的关键元件串行移位寄存器,串行移位寄存器在时钟CLK控制下工作， A=0 o
16、r B=0，数据锁存至输出端。 正常工作时，A=0，B=0，由CLK控制数据输出 扫描方式时：A=1，CLK=0，SD进入L1； A=0，SD锁存在输出端； B=1，L1数据进入L2； B=0，数据锁存在L2. 不允许A、B同时为1，避免数据同时进入锁存器。,三、 内建自测试技术, 内建自测试(BIST)的基本原理,将测试作为系统的一个功能，做在系统中，使系统具有自己测试自己的能力。BIST通过将测试激励和对测试响应的分析集成在被测系统或芯片中实现, BIST用于功能性测试 BIST中通常使用特征分析技术。测试结束后，通过比较被测电路的实际特征和无故障电路特征，以决定被测电路是否存在故障, 基
17、于扫描的BIST-解决时序电路的内建自测试,两种形式： 每扫描一次测试的BIST 每时钟一次测试的BIST,四、 边界扫描测试技术, 边界扫描测试的基本思想,在靠近器件的每一输入/输出（I/O）引脚处增加一个移位寄存器单元。在测试期间，这些寄存器单元用于控制输入引脚的状态（高或低），并读出输出引脚的状态。在功能性操作期间，这些附加的移位寄存器单元是“透明的”，不影响电路的正常工作, 功能-不仅可以测试IC之间或PCB之间的连接是否正确，还可测试芯片或PCB的逻辑功能, 移位寄存器组成边界扫描通路,测试期间功能性操作,边界扫描标准，边界扫描描述语言,9.4 数据域测试的应用,一、误码率测试 二、
18、嵌入式系统测试,一、误码率测试在数字通信系统中，误码率是一个非常重要的指标。 误码率概念误码率定义: 二进制比特流经过系统传输后发生差错的概率。测量方法： 从系统的输入端输入某种形式的比特流，用输出与输入码流比较，检测出发生差错的位数，差错位数和传输的总位数之比为误码率。, 误码测试原理,误码仪由发送和接收两部分组成，发送部分的测试图形发生器产生一个已知的测试数字序列，编码后送入被测系统的输入端，经过被测系统传输后输出，进入接收部分解码；接收部分的测试图形发生器产生相同的并且同步的数字序列，与接收到的信号进行比较，如果不一致，便是误码；用计数器对误码进行计数，然后记录存储，分析后显示测试结果。
19、,（1）测试图形发生器,一般测试图形选用伪随机二进制序列来模拟数据的传输，或用特殊的字符图形来检查图形的相关性和临界效果时间效应。 根据特征多项式，使用异或门和移位寄存器即可产生伪随机序列信号,（2）误码检测,基本的误码检测电路是异或门，当两个数据图形完全相同且同步时，异或门输出为0；当接收的数据流中某位出现错误时，异或门输出为1。,错误位,（3）误码分析和数据记录,误码仪除检测出误码，并计算出误码率外，还应对测量数据进行分析，如根据不同误码率占总测量时间的百分比，确定被测系统的工作状况。为了进行测试结果的分析，误码检测仪必须记录大量的测量数据和误码事件，误码性能的测量可能需要运行几个小时或者
20、几天，以积累有意义的统计结果。测试仪在绝大数时间是无人看管而自动工作的。所以数据记录常采用非易失性存储器存储。,二、嵌入式系统测试,嵌入式微处理器的可测性总体设计主要包括CPU核、数据及指令缓存启动ROM、DMA控制器、I/O控制器、存储控制器等部件。,CPU核：主要是一个4级的流水线结构，每两站之间有站寄存器，用来存储从上一站传到下一站的数据，采用BILBO（内部逻辑块观察）测试。存储器：指令和数据缓存分别用4K的RAM实现，另外还有512Byte的启动ROM，都是普通的存储器结构，因此采用通用的BIST测试方法。DMA控制器、内部总线、I/O控制器、存储控制器和CPU核中不包括在流水线内的
21、逻辑是普通的逻辑电路，采用部分扫描测试方法。嵌入式微处理器符合边界扫描测试标准IEEE1149.1，芯片的每一个I/O口都附加有一个扫描单元TAP(测试存取通道)控制器成为整个芯片的测试控制中心。,作业题: 频率域测量: 8.6 8.8 8.9 数据域测量: 9.1 9.3 9.5(本次不交),树立质量法制观念、提高全员质量意识。22.11.1222.11.12Saturday, November 12, 2022人生得意须尽欢，莫使金樽空对月。19:30:0419:30:0419:3011/12/2022 7:30:04 PM安全象只弓，不拉它就松，要想保安全，常把弓弦绷。22.11.121
22、9:30:0419:30Nov-2212-Nov-22加强交通建设管理，确保工程建设质量。19:30:0419:30:0419:30Saturday, November 12, 2022安全在于心细，事故出在麻痹。22.11.1222.11.1219:30:0419:30:04November 12, 2022踏实肯干，努力奋斗。2022年11月12日下午7时30分22.11.1222.11.12追求至善凭技术开拓市场，凭管理增创效益，凭服务树立形象。2022年11月12日星期六下午7时30分4秒19:30:0422.11.12严格把控质量关，让生产更加有保障。2022年11月下午7时30分2
23、2.11.1219:30November 12, 2022作业标准记得牢，驾轻就熟除烦恼。2022年11月12日星期六7时30分4秒19:30:0412 November 2022好的事情马上就会到来，一切都是最好的安排。下午7时30分4秒下午7时30分19:30:0422.11.12一马当先，全员举绩，梅开二度，业绩保底。22.11.1222.11.1219:3019:30:0419:30:04Nov-22牢记安全之责，善谋安全之策，力务安全之实。2022年11月12日星期六7时30分4秒Saturday, November 12, 2022相信相信得力量。22.11.122022年11月1
24、2日星期六7时30分4秒22.11.12,谢谢大家！,树立质量法制观念、提高全员质量意识。22.11.1222.11.12Saturday, November 12, 2022人生得意须尽欢，莫使金樽空对月。19:30:0419:30:0419:3011/12/2022 7:30:04 PM安全象只弓，不拉它就松，要想保安全，常把弓弦绷。22.11.1219:30:0419:30Nov-2212-Nov-22加强交通建设管理，确保工程建设质量。19:30:0419:30:0419:30Saturday, November 12, 2022安全在于心细，事故出在麻痹。22.11.1222.11.
25、1219:30:0419:30:04November 12, 2022踏实肯干，努力奋斗。2022年11月12日下午7时30分22.11.1222.11.12追求至善凭技术开拓市场，凭管理增创效益，凭服务树立形象。2022年11月12日星期六下午7时30分4秒19:30:0422.11.12严格把控质量关，让生产更加有保障。2022年11月下午7时30分22.11.1219:30November 12, 2022作业标准记得牢，驾轻就熟除烦恼。2022年11月12日星期六7时30分4秒19:30:0412 November 2022好的事情马上就会到来，一切都是最好的安排。下午7时30分4秒下午7时30分19:30:0422.11.12一马当先，全员举绩，梅开二度，业绩保底。22.11.1222.11.1219:3019:30:0419:30:04Nov-22牢记安全之责，善谋安全之策，力务安全之实。2022年11月12日星期六7时30分4秒Saturday, November 12, 2022相信相信得力量。22.11.122022年11月12日星期六7时30分4秒22.11.12,谢谢大家！,
