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1、1,现代CMOS工艺基本流程,第九章 工艺集成艺基本流程,知识回顾,2,半导体衬底掺杂氧化光刻技术刻蚀技术薄膜技术,工艺集成,3,集成电路的工艺集成： 运用各类单项工艺技术（外延、氧化、气相沉积、光刻、扩散、离子注入、刻蚀以及金属化等工艺）形成电路结构的制造过程。,薄膜形成,光刻,掺杂、刻蚀,工艺集成,4,形成薄膜：化学反应，PVD，CVD，旋涂，电镀；光刻：实现图形的过渡转移；改变薄膜：注入，扩散，退火；,刻蚀：最后图形的转移；,器件的制备：各种工艺的集成 MOS，CMOS，,工艺目的：,工艺的选择,5,工艺条件：温度, 压强, 时间, 功率, 剂量,气体流量, ,工艺参数：厚度, 介电常数
2、, 应力, 浓度, 速度,器件参数：阈值电压, 击穿电压, 漏电流, 增益,一、集成电路中器件的隔离,6,由于MOSFET的源、漏与衬底的导电类型不同， 所以本身就是被PN结所隔离，即自隔离(self-isolated)；,MOSFET晶体管是自隔离，可有较高的密度， 但邻近的器件会有寄生效应；,LOCOS 隔离,7,希望场区的VT大,保证寄生MOSFET的电流小于1pA；,增加场区VT 的方法: 场氧化层增厚:栅氧化层的7-10倍； 增加场氧化区下面掺杂浓度(Channel-Stop Implant， 沟道阻断注入)；,LOCOS隔离工艺,8,LOCOS隔离工艺,9,Birds Beak,1
3、0,二、金属化与多层互连,金属及金属性材料在集成电路技术中的应用被称为金属化。 按其在集成电路中的功能划分，金属材料可分为三大类： MOSFET栅电极材料：早期nMOS集成电路工艺中使用较多的是铝栅，目前CMOS集成电路工艺技术中最常用的是多晶硅栅。 互连材料：将芯片内的各独立元器件连接成具有一定功能的电路模块。铝是广泛使用的互连金属材料，目前在ULSI中，铜互连金属材料得到了越来越广泛的运用。,11,接触材料：直接与半导体接触，并提供与外部相连的连接点。铝是一种常用的接触材料，但目前应用较广泛的接触材料是硅化物，如铂硅(PtSi)和钴硅(CoSi2)等。 集成电路中使用的金属材料，除了常用的
4、金属如Al，Cu，Pt，W等以外，还包括重掺杂多晶硅、金属硅化物、金属合金等金属性材料。,2.1、集成电路对金属化材料特性的要求,12,与n+，p+硅或多晶硅能够形成欧姆接触，接触电阻小； 长时期在较高电流密度负荷下，抗电迁移性能要好； 与绝缘体（如SiO2）有良好的附着性； 耐腐蚀； 易于淀积和刻蚀； 易于键合，而且键合点能经受长期工作； 多层互连要求层与层之间绝缘性好，不互相渗透和扩散。,13,1.1 铝是一种经常被采用的金属互连材料，主要优点是: 在室温下的电阻率仅为2.7cm； 与n+、p+硅或多晶硅的欧姆接触电阻可低至10-6/cm2； 与硅和磷硅玻璃的附着性很好； 经过短时间热处理
5、后，与SiO2、Si3N4等绝缘层的黏附性很好； 易于淀积和刻蚀。,金属铝膜的制备方法,铝应用于集成电路中的互连引线，主要是采用溅射方法制备，淀积速率快、厚度均匀、台阶覆盖能力强。,2.1 .1 铝,Al/Si接触中的几个物理现象,(1) Si在Al中的扩散 Si在Al中的溶解度比较高，在Al与Si接触处，在退火过程中，会有大量的Si原子溶到Al中。溶解量不仅与退火温度下的溶解度有关，还与Si在Al中的扩散情况有关。 在400-500退火温度范围内，Si在Al薄膜中的扩散系数比在晶体Al中大40倍。这是因为Al薄膜通常为多晶，杂质在晶界的扩散系数远大于在晶粒内的扩散系数。,(2) Al与SiO
6、2的反应Al与SiO2反应对于Al在集成电路中的应用十分重要：Al与Si接触时，可以“吃”掉Si表面的自然氧化层，使Al/Si的欧姆接触电阻降低；Al与SiO2的作用改善了集成电路中Al引线与下面SiO2的黏附性。,Al/Si接触中的尖楔现象,宽度为w，厚度为d的铝引线，与硅接触的接触孔面积为A，如图所示。,尖楔现象：由于硅在铝中的溶解度较大，在Al/Si接触中，Si在Al膜的晶粒间界中快速扩散离开接触孔的同时，Al也会向接触孔内运动、填充因Si离开而留下的空间。如果Si在接触孔内不是均匀消耗，Al就会在某些接触点，像尖钉一样楔进Si衬底中去，如果尖楔深度大于结深，就会使pn结失效，这种现象就
7、是Al/Si接触中的尖楔现象。,1、 Al-Si合金 金属化引线 为了解决Al的尖楔问题，在纯Al中加入硅至饱和，形成Al-Si合金，代替纯Al作为接触和互连材料。但是，在较高合金退火温度时溶解在Al中的硅，冷却过程中又从Al中析出。硅从Al-Si合金薄膜中析出是Al-Si合金在集成电路中应用的主要限制:2、铝- 掺杂多晶硅双层金属化结构 淀积铝薄膜之前，先淀积一层重磷或重砷掺杂的多晶硅薄膜，构成Al-重磷(砷)掺杂多晶硅双层金属化结构。 Al - 掺杂多晶硅双层金属化结构已成功地应用于nMOS工艺中。3、铝-阻挡层结构在铝与硅之间淀积一个薄金属层，替代重磷掺杂多晶硅层，阻止铝与硅之间的作用，
8、从而抑制Al尖楔现象。这层金属称为阻挡层。 为了形成好的欧姆接触，一般采用双层结构，硅化物作为欧姆接触，TiN、TaN或WN作为阻挡层。,Al/Si接触中的改进,2.2.2 Cu作为互连材料,Cu的性质与铝不同，不能采用传统的以铝作为互连材料的布线工艺。以Cu作为互连的集成技术是IC制造技术进入到0.18m及其以下时代必须面对的挑战之一。 对以Cu作为互连的工艺来说，目前被人们看好并被普遍采用的技术方案是双大马士革(Dual Damascene) (双镶嵌)工艺。主要特点：对任何一层进行互连材料淀积的同时，也对该层与下层之间的通孔(Via)进行填充，而CMP平整化工艺只对导电金属层材料进行。与
9、传统的互连工艺相比，工艺步骤得到简化，工艺成本也相应降低。,利用溅射和CVD方法对沟槽和通孔进行金属Cu的填充淀积时，容易形成孔洞，抗电迁移能力差。因此在Cu互连集成工艺中，向通孔和沟槽中填充Cu的工艺，目前普遍采用的是具有良好台阶覆盖性、高淀积速率的电镀或化学镀的方法。电镀法 在电镀法填充Cu的工艺中，一般是采用CuSO4与H2SiO4的混合溶液作为电镀液，硅片与外电源的负极相接，通电后电镀液中的Cu2+由于受到负电极的作用被Cu籽晶层吸引，从而实现了Cu在籽晶层上的淀积。 为了保证高可靠性、高产率及低电阻的通孔淀积，通孔的预清洁工艺、势垒层和籽晶层的淀积工艺，通常需要在不中断真空的条件下、
10、在同一个淀积系统中完成。,化学镀与电镀工艺不同的是无需外接电源，它是通过金属离子、还原剂、复合剂、pH调节剂等在需要淀积的表面进行电化学反应实现Cu的淀积。Cu-CVD工艺 尽管利用CVD方法向通孔和沟槽中填充Cu，可靠性比较差，但与电镀或化学镀工艺相比，采用CVD方法与CMOS工艺有更好的工艺兼容性。 因此，优化Cu-CVD工艺，发展无空洞的厚膜淀积工艺，是Cu-CVD工艺的一个重要研究内容。,三、平坦化,22,在集成电路制造过程中，经过多步加工工艺以后，硅片表面已经很不平整，特别是在金属化引线孔边缘处会形成很高的台阶。 台阶的存在将会影响淀积薄膜的覆盖效果，在底角处，薄膜有可能淀积不到，使
11、金属化引线发生断路，从而引起整个集成电路失效。台阶还可能导致薄膜淀积生长过程中形成空洞。 随着互连层数的增加和工艺特征尺寸的缩小，对硅片表面平整度的要求也越来超高，金属层和介质层都需要进行平坦化处理，以减小或消除台阶的影响，改善台阶覆盖的效果。,23,可以采用一些简单的方法改善硅片表面的平整度。 例如，对真空蒸发来说，改善台阶覆盖的方法，是使用行星旋转式真空淀积装置，通过蒸发源和衬底相对方向的连续改变，有效地消除蒸发死角，从而增加淀积率的均匀性。 也可采用磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)回流，使锐利的台阶变得平滑，大大改善台阶覆盖状况。,图(a)是没有平坦化图形； 图(b)是第一类平
12、坦化技术，只是使锐利的台阶改变为平滑，台阶高度没有减小； 图(c)是第二类平坦化技术，可以使锐利的台阶变为平滑，同时台阶高度减小。通过再淀积一层半平坦化的介质层作为覆盖层，即可达到这种效果，如在多晶硅上淀积BPSG；,平坦化技术,图(d)是第三类平坦化技术，是使局域达到完全平坦化，使用牺牲层技术可以实现局域完全平坦化； 图(e)是第四类平坦化技术，是整个硅片表面平坦化，化学机械抛光(CMP)方法就是可实现整个硅片平坦化的方法。,四、CMOS工艺,26,CMOS，全称Complementary Metal Oxide Semiconductor，即互补金属氧化物半导体，是一种大规模应用于集成电路
13、芯片制造的原料。采用CMOS技术可以将成对的金属氧化物半导体场效应晶体管（MOSFET）集成在一块硅片上。,27,Silicon Substrate P+,2um,725um,Silicon Epi Layer P,选择衬底,晶圆的选择掺杂类型（N或P）电阻率（掺杂浓度）晶向高掺杂(P+)的Si晶圆低掺杂(P)的Si外延层,28,Silicon Substrate P+,Silicon Epi Layer P,Pad Oxide,热氧化,热氧化形成一个SiO2薄层，厚度约20nm高温，H2O或O2气氛缓解后续步骤形成的Si3N4对Si衬底造成的应力,29,Silicon Substrate P
14、+,Silicon Epi Layer P-,Silicon Nitride,Si3N4淀积,Si3N4淀积厚度约250nm化学气相淀积(CVD)作为后续CMP的停止层,30,Silicon Substrate P+,Silicon Epi Layer P-,Silicon Nitride,Photoresist,光刻胶成形,光刻胶成形厚度约0.51.0um光刻胶涂敷、曝光和显影用于隔离浅槽的定义,31,Silicon Substrate P+,Silicon Epi Layer P-,Silicon Nitride,Photoresist,Si3N4和SiO2刻蚀,Si3N4和SiO2刻蚀基
15、于氟的反应离子刻蚀(RIE),32,Silicon Substrate P+,Silicon Epi Layer P-,Silicon Nitride,Photoresist,Transistor Active Areas,Isolation Trenches,隔离浅槽刻蚀,隔离浅槽刻蚀基于氟的反应离子刻蚀(RIE)定义晶体管有源区,33,Silicon Substrate P+,Silicon Epi Layer P-,Silicon Nitride,Transistor Active Areas,Isolation Trenches,除去光刻胶,除去光刻胶氧等离子体去胶，把光刻胶成分氧化为
16、气体,34,Silicon Substrate P+,Silicon Epi Layer P-,Silicon Nitride,Future PMOS Transistor,Silicon Dioxide,Future NMOS Transistor,No current can flow through here!,SiO2淀积,SiO2淀积用氧化物填充隔离浅槽厚度约为0.51.0um，和浅槽深度和几何形状有关化学气相淀积(CVD),35,Silicon Substrate P+,Silicon Epi Layer P-,Silicon Nitride,Future PMOS Transis
17、tor,Future NMOS Transistor,No current can flow through here!,化学机械抛光,化学机械抛光(CMP)CMP除去表面的氧化层到Si3N4层为止,36,Silicon Substrate P+,Silicon Epi Layer P-,Future PMOS Transistor,Future NMOS Transistor,除去Si3N4,除去Si3N4热磷酸(H3PO4)湿法刻蚀，约180,37,Trench Oxide,Cross Section,Bare Silicon,平面视图,完成浅槽隔离(STI),38,Silicon Sub
18、strate P+,Silicon Epi Layer P-,Future PMOS Transistor,Future NMOS Transistor,Photoresist,光刻胶成形,光刻胶成形厚度比较厚，用于阻挡离子注入用于N-阱的定义,39,Silicon Substrate P+,Silicon Epi Layer P-,Future NMOS Transistor,Photoresist,N- Well,Phosphorous (-) Ions,磷离子注入,磷离子注入高能磷离子注入形成局部N型区域，用于制造PMOS管,40,Silicon Substrate P+,Silicon
19、 Epi Layer P-,Future NMOS Transistor,N- Well,除去光刻胶,41,Photoresist,Silicon Substrate P+,Silicon Epi Layer P-,Future NMOS Transistor,N- Well,光刻胶成形,光刻胶成形厚度比较厚，用于阻挡离子注入用于P-阱的定义,42,Silicon Substrate P+,Silicon Epi Layer P-,Photoresist,N- Well,Boron (+) Ions,P- Well,硼离子注入高能硼离子注入形成局部P型区域，用于制造NMOS管,硼离子注入,43
20、,Silicon Substrate P+,Silicon Epi Layer P-,N- Well,P- Well,除去光刻胶,44,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,退火,退火在6001000的H2环境中加热修复离子注入造成的Si表面晶体损伤注入杂质的电激活同时会造成杂质的进一步扩散快速加热工艺(RTP)可以减少杂质的扩散,45,Trench Oxide,N- Well,P- Well,Cross Section,完成N-阱和P-阱,平面视图,46,Silicon Substrate P+,Silicon E
21、pi Layer P-,P- Well,N- Well,Sacrificial Oxide,牺牲氧化层生长,牺牲氧化层生长厚度约25nm用来捕获Si表面的缺陷,47,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,除去牺牲氧化层,除去牺牲氧化层HF溶液湿法刻蚀剩下洁净的Si表面,48,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,Gate Oxide,栅氧化层生长,栅氧化层生长工艺中最关键的一步厚度210nm要求非常洁净，厚度精确(1)用作晶体管的栅绝缘层,
22、49,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,Polysilicon,多晶硅淀积,多晶硅淀积厚度150300nm化学气相淀积(CVD),50,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,Photoresist,Channel Length,Polysilicon,光刻胶成形,光刻胶成形工艺中最关键的图形转移步骤栅长的精确性是晶体管开关速度的首要决定因素使用最先进的曝光技术深紫外光(DUV)光刻胶厚度比其他步骤薄,51,Silicon Substra
23、te P+,Silicon Epi Layer P-,P- Well,N- Well,Photoresist,Channel Length,多晶硅刻蚀,多晶硅刻蚀基于氟的反应离子刻蚀(RIE)必须精确的从光刻胶得到多晶硅的形状,52,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,Gate Oxide,Poly Gate Electrode,除去光刻胶,53,Trench Oxide,N- Well,P- Well,Cross Section,Polysilicon,平面视图,完成栅极,54,Silicon Substrate
24、 P+,Silicon Epi Layer P-,P- Well,N- Well,Gate Oxide,Poly Gate Electrode,Poly Re-oxidation,多晶硅氧化,多晶硅氧化在多晶硅表面生长薄氧化层用于缓冲隔离多晶硅和后续步骤形成的Si3N4,55,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,Photoresist,光刻胶成形,光刻胶成形用于控制NMOS管的衔接注入,56,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,Phot
25、oresist,Arsenic (-) Ions,N Tip,NMOS管衔接注入,NMOS管衔接注入低能量、浅深度、低掺杂的砷离子注入衔接注入用于削弱栅区的热载流子效应,57,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N Tip,除去光刻胶,58,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,Photoresist,N Tip,光刻胶成形,光刻胶成形用于控制PMOS管的衔接注入,59,Silicon Substrate P+,Silicon Epi L
26、ayer P-,P- Well,N- Well,Photoresist,BF2 (+) Ions,N Tip,P Tip,PMOS管衔接注入低能量、浅深度、低掺杂的BF2+离子注入衔接注入用于削弱栅区的热载流子效应,PMOS管衔接注入,60,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N Tip,P Tip,除去光刻胶,61,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,Silicon Nitride,Thinner Here,Thicker Here,
27、N Tip,P Tip,P Tip,Si3N4淀积,Si3N4淀积厚度120180nmCVD,62,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,Spacer Sidewall,N Tip,P Tip,P Tip,Si3N4刻蚀,Si3N4刻蚀水平表面的薄层Si3N4被刻蚀，留下隔离侧墙侧墙精确定位晶体管源区和漏区的离子注入RIE,63,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,Photoresist,N Tip,P Tip,光刻胶成形,光刻胶成形用于
28、控制NMOS管的源/漏区注入,64,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,Photoresist,Arsenic (-) Ions,N+ Drain,N+ Source,P Tip,NMOS管源/漏注入,NMOS管源/漏注入浅深度、重掺杂的砷离子注入，形成了重掺杂的源/漏区隔离侧墙阻挡了栅区附近的注入,65,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P Tip,除去光刻胶,66,Silicon Substr
29、ate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,Photoresist,P Tip,光刻胶成形,光刻胶成形用于控制PMOS管的源/漏区注入,67,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,BF2 (+) Ions,Photoresist,N+ Drain,N+ Source,P+ Source,P+ Drain,PMOS管源/漏注入,PMOS管源/漏注入浅深度、重掺杂的BF2+离子注入，形成了重掺杂的源/漏区隔离侧墙阻挡了栅区附近的注入,68,
30、Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Source,P+ Drain,Lightly Doped “Tips”,除去光刻胶和退火,除去光刻胶和退火用RTP工艺，消除杂质在源/漏区的迁移,69,Trench Oxide,Polysilicon,Cross Section,N- Well,P- Well,N+ Source/Drain,P+ Source/Drain,Spacer,平面视图,完成晶体管源/漏极，电子器件形成,70,Silicon Substrate P+,Sil
31、icon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,除去表面氧化物,除去表面氧化物在HF溶液中快速浸泡，使栅、源、漏区的Si暴露出来,71,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,Titanium,Ti淀积,Ti淀积厚度2040nm溅射工艺Ti淀积在整个晶圆表面,72,Silicon Substrate P+,Silicon Epi Layer P-,P
32、- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,Titanium Silicide,Unreacted Titanium,TiSi2形成,TiSi2形成RTP工艺，N2气氛，800在Ti和Si接触的区域，形成TiSi2其他区域的Ti没有变化称为自对准硅化物工艺(Salicide),73,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,Titanium Silicide,Ti刻蚀,Ti刻蚀NH4O
33、H+H2O2湿法刻蚀未参加反应的Ti被刻蚀TiSi2保留下来，形成Si和金属之间的欧姆接触,74,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,BPSG淀积,硼磷硅玻璃(BPSG)淀积CVD，厚度约1umSiO2并掺杂少量硼和磷改善薄膜的流动性和禁锢污染物的性能这一层绝缘隔离器件和第一层金属,75,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ So
34、urce,P+ Drain,P+ Source,BPSG,BPSG抛光,硼磷硅玻璃(BPSG)抛光CMP在BPSG层上获得一个光滑的表面,76,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,Photoresist,光刻胶成形,光刻胶成形用于定义接触孔(Contacts)这是一个关键的光刻步骤,77,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ So
35、urce,P+ Drain,P+ Source,BPSG,Photoresist,接触孔刻蚀,接触孔刻蚀基于氟的RIE获得垂直的侧墙提供金属和底层器件的连接,78,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,除去光刻胶,79,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,Titaniu
36、m Nitride,TiN淀积,TiN淀积厚度约20nm溅射工艺有助于后续的钨层附着在氧化层上,80,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,Titanium Nitride,Tungsten,钨淀积,钨淀积CVD厚度不少于接触孔直径的一半填充接触孔,81,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ S
37、ource,BPSG,W Contact Plug,钨抛光,钨抛光CMP除去表面的钨和TiN留下钨塞填充接触孔,82,Trench Oxide,Polysilicon,Cross Section,N- Well,P- Well,N+ Source/Drain,P+ Source/Drain,Spacer,Contact,平面视图,完成接触孔，多晶硅上的接触孔没有出现在剖面图上,83,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Cont
38、act Plug,Metal1,Ti (200) - electromigration shunt,TiN (500) - diffusion barrier,Al-Cu (5000) - main conductor,TiN (500) - antireflective coating,Metal1淀积,第一层金属淀积(Metal1)实际上由多个不同的层组成溅射工艺,84,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact
39、Plug,Metal1,Photoresist,光刻胶成形,光刻胶成形用于定义Metal1互连,85,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plug,Metal1,Photoresist,Metal1刻蚀,Metal1刻蚀基于氯的RIE由于Metal1由多层金属组成，所以需要多个刻蚀步骤,86,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+
40、 Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plug,Metal1,除去光刻胶,87,Trench Oxide,Polysilicon,Cross Section,N- Well,P- Well,N+ Source/Drain,P+ Source/Drain,Spacer,Contact,Metal1,平面视图,完成第一层互连,88,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W
41、Contact Plug,Metal1,IMD1,IMD淀积,金属间绝缘体(IMD)淀积未掺杂的SiO2连续的CVD和刻蚀工艺，厚度约1um填充在金属线之间，提供金属层之间的绝缘隔离,89,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plug,Metal1,IMD1,IMD抛光,IMD抛光CMP,90,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N
42、+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plug,Metal1,IMD1,Photoresist,光刻胶成形,光刻胶成形用于定义通孔(Vias),91,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plug,Metal1,Photoresist,IMD1,通孔刻蚀,通孔刻蚀基于氟的RIE，获得垂直的侧墙提供金属层之间的连接,92,Silicon Substr
43、ate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plug,Metal1,IMD1,除去光刻胶,93,Tungsten,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plug,Metal1,IMD1,W Via Plug,TiN和钨淀积,TiN和钨淀积同第一层互连,94,Sili
44、con Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plug,Metal1,IMD1,W Via Plug,钨和TiN抛光,钨和TiN抛光同第一层互连,95,Trench Oxide,Polysilicon,Cross Section,N- Well,P- Well,N+ Source/Drain,P+ Source/Drain,Spacer,Contact,Metal1,Via1,平面视图,完成通孔,96,Silicon Subst
45、rate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plug,Metal1,IMD1,W Via Plug,Metal2,Metal2淀积,Metal2淀积类似于Metal1厚度和宽度增加，连接更长的距离，承载更大的电流,97,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plu
46、g,Metal1,Photoresist,IMD1,W Via Plug,Metal2,光刻胶成形,光刻胶成形相邻的金属层连线方向垂直，减小层间的感应耦合,98,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plug,Metal1,Photoresist,IMD1,W Via Plug,Metal2,Metal2刻蚀,Metal2刻蚀类似于Metal1,99,Silicon Substrate P+,Silicon Ep
47、i Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plug,Metal1,IMD1,W Via Plug,Metal2,除去光刻胶,100,Trench Oxide,Polysilicon,Cross Section,N- Well,P- Well,N+ Source/Drain,P+ Source/Drain,Spacer,Contact,Metal1,Via1,Metal2,平面视图,完成第二层互连，后面的剖面图将包括右上角的压焊点,101,Silicon Substrate P+
48、,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Contact Plug,Metal1,IMD1,W Via Plug,Passivation,Metal2,钝化层淀积,钝化层淀积多种可选的钝化层，Si3N4、SiO2和聚酰亚胺等保护电路免受刮擦、污染和受潮等,102,Silicon Substrate P+,Silicon Epi Layer P-,P- Well,N- Well,N+ Drain,N+ Source,P+ Drain,P+ Source,BPSG,W Con
49、tact Plug,Metal1,IMD1,W Via Plug,Passivation,Bond Pad,Poly Gate,Gate Oxide,Silicide,Spacer,Metal2,钝化层成形,钝化层成形压焊点打开，提供外界对芯片的电接触,103,Cross Section,Trench Oxide,N+ Source/Drain,P+ Source/Drain,Spacer,Contact,Metal1,Polysilicon,Via1,+5V Supply,VOUT,N- Well,P- Well,Metal2,Ground,Bond Pad,VIN,平面视图,完成，显示了电
50、气连接和部分压焊点,104,完成,105,略有不同的另一个工艺流程,Vth校正注入,场氧化层,TiN,实验一,实验一 离子注入（4学时）内容：包括扩散和离子注入仿真实验过程。基本要求：1、学习MACI软件离子注入软件。2、熟悉参数的设置。,106,实验二 光刻工艺（4学时）,内容：包括基底的选择，图形的设计、掩膜板的设计、光刻胶的选择和使用、光刻设备的使用、显影液的使用和刻蚀液的选取和使用。基本要求：学习CAD软件，进行简单图形的设计。进行图形转移工艺流程的设计，了解工艺过程用到的材料和设备。掌握工艺过程中材料的配比和设备的操作流程。,107,什么是MEMS,微机电系统（MEMS）是指用微机械
