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1、1,CMOS 组合逻辑门设计,2,组合电路与时序电路,组合电路,时序电路,Output =,f,(,In,),Output =,f,(,In, Previous In,),3,静态 CMOS 设计,在静态电路中，每一时刻每个门的输出通过一个低阻路径连到电源或地上。同时在任何时候该门的输出即为该电路实现的布尔函数值（忽略在切换期间的瞬态效应）。 动态电路则依赖于把信号值暂时存放在高阻抗电路结点的电容上。,4,静态互补 CMOS,VDD,F(In1,In2,InN),In1,In2,InN,In1,In2,InN,PUN,PDN,PMOS only,NMOS only,PUN （上拉网络）和PDN
2、（下拉网络）组成互补逻辑,5,阈值对开关的影响,VDD,VDD 0,PDN,0 VDD,PUN,VDD,0 VDD - VTn,VDD,VDD,VDD |VTp|,S,D,S,D,VGS,S,S,D,D,VGS,6,NMOS 管串联/并联连接,一个晶体管可以看成是一个由栅信号空置的开关。当控制信号为高时NMOS开关闭合，当控制信号为低时则断开。,7,PMOS管串联/并联连接,8,互补CMOS 逻辑,9,例: NAND,10,例: NOR,11,复杂CMOS 门,OUT = D + A (B + C),D,A,B,C,12,如何构成一个复杂CMOS 门,13,单元设计,标准单元通用逻辑能够被综合
3、相同的高度, 可变的宽度数据通道单元确定的结构 (算术运算单元)包含一些连线确定的高度和宽度,14,标准单元版图策略 1980s,信号,布线通道,VDD,GND,15,标准单元版图策略 1990s,M2,无布线通道,VDD,GND,M3,VDD,GND,镜像单元,镜像单元,16,标准单元,单元边界,N 阱,In,Out,GND,17,标准单元,A,Out,GND,B,2输入NAND门,18,棍棒图,无尺寸约束仅表示晶体管的相对位置,In,Out,GND,反相器,A,Out,GND,B,NAND2,19,棍棒图,C,A,B,X = C (A + B),B,A,C,i,j,A,B,C,20,两个版
4、本的 C (A + B),X,C,A,B,A,B,C,X,VDD,GND,VDD,GND,21,棍棒图,C,A,B,X = C (A + B),B,A,C,i,j,A,B,C,逻辑路径,22,欧拉路径法,j,VDD,X,X,i,GND,A,B,C,A,B,C,23,OAI22 逻辑图,B,A,D,X = AB+CD,B,C,A,GND,X,VDD,X,A,B,D,PDN,PUN,D,C,C,24,例: x = ab+cd,25,多指晶体管,一指,两指 (折叠),减少了扩散区电容,26,互补CMOS 特性,全电压摆幅 ; 高噪声容限逻辑功能不依赖于器件尺寸; ratioless稳定状态输出接电源
5、或地; 低输出阻抗非常高的输入阻抗; 稳定状态输入电流几乎为零稳定状态电源和地之间无通路; 无静态功耗传播延时与负载及输出阻抗有关,27,开关延时模型,A,Req,A,NAND2,INV,NOR2,28,输入模式对延时的影响,延时与输入模式有关由低到高的翻转所有输入都翻转到0延时 0.69 Rp/2 CL其中一个输入翻转到0延时 0.69 Rp CL由高到低的翻转所有输入都翻转到1延时 0.69 2Rn CL,B,Rn,29,延时与输入的关系,A=B=10,A=1 0,B=1,A=1, B=1 0,time ps,Voltage V,NMOS = 0.5m/0.25 mPMOS = 0.75m
6、/0.25 mCL = 100 fF,30,晶体管尺寸,22,44,31,一个复杂COMS门的尺寸,OUT = D + A (B + C),D,A,B,C,B,C,1,2,2,2,4,4,8,8,6,3,6,6,32,扇入（Fan-In ）考虑,D,C,B,A,分布RC模型 (Elmore 延时)tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)传播延时在最坏情况下与扇入成平方关系.,33,tp 与扇入的关系,tpLH,tp (psec),fan-in,扇入一般情况下不应大于4.,34,tp 与扇出的关系,tpNOR2,tp (psec),eff. fan-out,所有的门有相同
7、的驱动电流.,tpNAND2,tpINV,Slope is a function of “driving strength”,35,tp 与扇入和扇出的关系,扇入: 由于电阻与电容同时增加，成平方关系扇出: 每增加一个额外的扇出就等于增加两个栅电容,36,快速复杂CMOS门:设计技术 1,晶体管尺寸负载以扇出为主逐级加大晶体管的尺寸,InN,In1,In2,In3,M1,M2,M3,MN,分布 RC 线M1 M2 M3 MN,能够将延时降低超过 20%;,37,快速复杂CMOS门:设计技术 2,重新安排输入,In1,In2,In3,M1,M2,M3,In3,In2,In1,M1,M2,M3,关
8、键路径,关键路径,charged,1,01,charged,charged,1,延时由 CL, C1 and C2的放电时间决定,延时由 CL的放电时间决定,1,1,01,charged,discharged,discharged,38,快速复杂CMOS门:设计技术 3,重组逻辑结构,F = ABCDEFGH,39,快速复杂CMOS门:设计技术 4,利用BUFFER来隔离大的扇出,40,快速复杂CMOS门:设计技术 5,降低电压摆幅线性减少功耗同时降低但后面的门会变得更慢!或者利用“灵敏放大器” 将电压信号恢复 (存储器设计),tpHL = 0.69 (3/4 (CL VDD)/ IDSATn
9、 ) = 0.69 (3/4 (CL Vswing)/ IDSATn ),41,组合电路的性能,通常组合电路不得不接负载电容，而它的输入电容是有限的例: 在intel微处理器中ALU的负载为 0.5pF那么，我们要怎样来优化这个ALU使它的工作速度最快呢?对于反相器链的优化，我们已经解决了。那么我们可否将这种方法一般化到组合逻辑电路中呢?,42,反相器例子,对于给定 N: Ci+1/Ci = Ci/Ci-1最优级数N: 4那么，我们怎样将它最优化到组合电路中呢?,CL,In,Out,1,2,N,43,逻辑努力, 该复合门和简单反相器的本证延时的比g 逻辑努力，一个门与一个反相器提供相同的输出电
10、流时 它表现出的输入电容比反相器大多少f 有效扇出对于反相器: ginv =1, pinv = 1可以合理认为 g = 1.,44,组合逻辑延时,门延时:,d = h + p,努力延时,本证延时,努力延时:,h = g f,逻辑努力,有效扇出 = Cout/Cin,逻辑努力有拓扑结构有关，不依赖于尺寸。有效扇出 (电气努力) 与负载和门的尺寸有关。,45,逻辑努力,反相器有最小的逻辑努力和本征延时。逻辑努力表示一个门与一个反相器提供相同的输出电流时，它表现出的输入电容与反相器输入电容的比逻辑努力随门的复杂性增加而增大,46,逻辑努力,逻辑努力表示一个门与一个反相器提供相同的输出电流时，它表现出
11、的输入电容与反相器输入电容的比,g = 1,g = 4/3,g = 5/3,47,逻辑努力,Fan-out (h),Normalized delay (d),t,1,2,3,4,5,6,7,pINV,t,pNAND,F(Fan-in),g = 1p = 1d = h+1,g = 4/3p = 2d = (4/3)h+2,48,逻辑努力,49,分支努力,分支努力:,50,多级网络,门努力: hi = gifi路径的电气努力: F = Cout/Cin路径的逻辑努力: G = g1g2gN路径的分支努力: B = b1b2bN路径的努力: H = GFB路径延时 D = Sdi = Spi + S
12、hi,51,每一级的最优化努力,使路径延时最小的门努力为:,最小路径延时,每一级的有效扇出:,每一级的门努力: g1f1 = g2f2 = = gNfN,52,最优化的级数,对于给定的负载和第一级的输入电容，找到最优的尺寸和级数。,其中,53,例: 路径优化,Effective fanout, F =G = H =h =a =b =,g = 1f = a,g = 5/3f = b/a,g = 5/3f = c/b,g = 1f = 5/c,54,例: 路径优化,g = 1f = a,g = 5/3f = b/a,g = 5/3f = c/b,g = 1f = 5/c,Effective fan
13、out, F = 5G = 25/9H = 125/9 = 13.9h = 1.93a = 1.16b = ha/g2 = 1.34c = hb/g3 = 5g4/f = 2.60,55,例 8-input AND,56,组合电路优化方法,计算路径努力: H = GFB计算使路径延时最小的门努力 h = H1/N计算每一级的电气努力f计算每一级的输入电容Reference: Sutherland, Sproull, Harris, “Logical Effort, Morgan-Kaufmann 1999.,57,有比逻辑,58,有比逻辑,V,DD,V,SS,PDN,In,1,In,2,In,
14、3,F,R,L,Load,V,DD,V,SS,PDN,In,1,In,2,In,3,F,V,SS,Resistive,PMOS,Load,(a) 电阻负载,(b) PMOS,目标: 减少实现一个给定逻辑功能所需要的晶体管数量，但它经常以降低稳定性和付出额外功耗为代价,59,有比逻辑,V,DD,V,SS,PDN,In,1,In,2,In,3,F,R,L,Load,Resistive,N 个晶体管 + 负载, V,OH,= V,DD, V,OL,=,R,PN,R,PN,+ R,L, 非对称的响应, 静态功耗, t,pLH,= 0.69 R,L,C,L,60,有源负载,V,DD,V,SS,PDN,I
15、n,1,In,2,In,3,F,V,SS,PMOS,负载,伪 NMOS,61,伪-NMOS,V,DD,A,B,C,D,F,C,L,V,OH,=,V,DD,(类似于互补 CMOS),更小的面积和负载 但 静态功耗很大!,62,伪NMOS反相器电压传输曲线,0.0,0.5,1.0,1.5,2.0,2.5,0.0,0.5,1.0,1.5,2.0,2.5,3.0,V,in,V,V,o,u,t,V,W/L,p,= 4,W/L,p,= 2,W/L,p,= 1,W/L,p,= 0.25,W/L,p,= 0.5,63,改善负载 (1),V,DD,V,SS,PDN1,Out,V,DD,V,SS,PDN2,Out
16、,A,A,B,B,M1,M2,差分串联电压开关逻辑 (DCVSL),64,DCVSL 例,65,改善负载（2）,1,M,2,Enable,V,DD,可调负载,66,传输管逻辑,67,例: AND Gate,68,仅有NMOS管的逻辑,0,0.5,1,1.5,2,0.0,1.0,2.0,3.0,Time ns,V,o,l,t,a,g,e,V,x,Out,In,69,仅有NMOS管的开关,A =,2.5 V,B,C =,2.5,V,C,L,A =,2.5 V,C =,2.5 V,B,M,2,M,1,M,n,阈值电压引起的输出电压下降,存在静态功耗,V,B,不能上拉到 2.5V, 而是 2.5V -
17、,V,TN,70,差分传输管逻辑,F,Pass-Transistor,Network,Pass-Transistor,Network,A,A,B,B,A,A,B,B,Inverse,(a),(b),71,方法1：电平恢复,M,2,M,1,M,n,M,r,Out,A,B,V,DD,V,DD,Level Restorer,X, 优点: 全电压摆幅, 负载电容增加, 有比电路,72,恢复晶体管的尺寸,W,/,L,r,=1.0/0.25,W,/,L,r,=1.25/0.25,W,/,L,r,=1.50/0.25,W,/,L,r,=1.75/0.25,V,o,l,t,a,g,e,V,Time ps,3.
18、0,73,方法2： 多种阈值晶体管,Out,V,DD,V,DD,2.5V,V,DD,0V,2.5V,0V,小心漏电流,74,方法 3: 传输门,A,B,C,C,A,B,C,C,B,C,L,C,= 0 V,A =,2.5 V,C =,2.5 V,75,传输门等效电阻,76,传输门多路开关及其版图,GND,VDD,In1,In2,S,S,77,传输门 XOR,A,B,F,B,A,B,B,M1,M2,M3/M4,78,传输门网络的延时,C,R,eq,R,eq,C,C,R,eq,C,In,m,(c),79,延时优化,80,传输门构成的全加器,和与进位的延时很接近,81,动态CMOS设计,82,动态CM
19、OS设计,在静态电路中，输出除在翻转时刻外，均通过一条低阻路径连接到电源或地。 N个扇入的静态CMOS逻辑要求2N个器件。在动态电路中，逻辑值临时存储在电路中的高阻节点上。N个扇入的动态CMOS逻辑要求N+2个器件。,83,动态逻辑门,In1,In2,PDN,In3,Me,Mp,Clk,Clk,Out,分为两个主要阶段： 预充电 (CLK = 0) 求值 (CLK = 1),84,动态逻辑门,In1,In2,PDN,In3,Me,Mp,Clk,Clk,Out,Two phase operation Precharge (Clk = 0) Evaluate (Clk = 1),on,off,1,
20、off,on,85,动态逻辑门的输出,一旦动态逻辑门的输出放电就不能再充电，直到进行下一次预充电。门的输入在求值期间只能有一次变化。求值期间如果下拉网络关闭，则输出有可能处于高阻状态。,86,动态逻辑门的特性,逻辑功能由NMOS下拉网络实现。构成PDN的过程与静态CMOS完全一样。全电压摆幅 (VOL = GND 和 VOH = VDD)是无比逻辑门。具有较快的开关速度。降低了输入信号负载电容 (Cin)降低了输出负载电容 (Cout)无短路电流,87,动态逻辑门的特性,功耗通常比静态CMOS高电源和地之间不存在短路电流无毛刺额外时钟负载PDN 在输入信号超过NMOS下拉管的阈值电压时就导通。
21、因此VM, VIH 和 VIL 都等于 VTn较小的NML需要一个预充电周期和一个求值周期,88,问题 1: 电荷泄露,Clk,Clk,Out,A=0,Mp,Me,漏电来源,CLK,VOut,预充电,求值,主要成份是亚阈值电流,89,解决方法,Clk,Clk,Me,Mp,A,B,Out,Mkp,泄露晶体管,90,问题 2: 电荷分享,Clk,Clk,B=0,A,Out,Mp,Me,原本储存在电容CL上的电荷在CL 和 CA 间重新分配。,91,电荷分享,B,=,0,Clk,X,C,L,C,a,C,b,A,Out,M,p,M,a,V,DD,M,b,Clk,M,e,92,例,Clk,Clk,A,A
22、,B,B,B,!B,C,C,Out,93,解决办法,Clk,Clk,Me,Mp,A,B,Out,Mkp,Clk,对关键的内部节点预充电。,94,问题 3: 电容耦合,Clk,Clk,B=0,A=0,Out1,Mp,Me,Out2,In,动态 NAND,静态 NAND,=1,=0,95,电容耦合,Voltage,Time, ns,Clk,In,Out1,Out2,96,问题 4: 时钟馈通,Clk,Clk,B,A,Out,Mp,Me,一种特殊情况的电容耦合，它是由在预充电器件的时钟输入和动态输出节点之间的电容耦合引起的效应。,97,串联动态门,Clk,Clk,Out1,In,Mp,Me,Mp,M
23、e,Clk,Clk,Out2,V,t,98,多米诺逻辑,In1,In2,PDN,In3,Me,Mp,Clk,Clk,Out1,In4,PDN,In5,Me,Mp,Clk,Clk,Out2,Mkp,1 11 0,0 00 1,99,多米诺逻辑的特点,由于每一个动态门都有一个静态反相器，因此它只能实现非反相逻辑。可以达到非常高的速度只存在上升沿的延时，而下降沿延时为零扇出电容减小,100,多米诺逻辑设计,M,p,M,e,V,DD,PDN,Clk,In,1,In,2,In,3,Out1,Clk,M,p,M,e,V,DD,PDN,Clk,In,4,Clk,Out2,M,r,V,DD,输入 = 0预充电
24、期间,可以删除!,101,取消求值晶体管,102,差分 (双轨) 多米诺逻辑门,A,B,Me,Mp,Clk,Clk,Out = AB,!A,!B,Mkp,Clk,Out = AB,Mkp,Mp,解决多米诺逻辑非反相的问题,1 0,1 0,on,off,103,np-CMOS,In1,In2,PDN,In3,Me,Mp,Clk,Clk,Out1,In4,PUN,In5,Me,Mp,Clk,Clk,Out2(to PDN),1 11 0,0 00 1,PDN只允许输入发生 0 1的翻转PUN只允许输入发生 1 0 的翻转,104,np-CMOS逻辑电路,In1,In2,PDN,In3,Me,Mp,Clk,Clk,Out1,In4,PUN,In5,Me,Mp,Clk,Clk,Out2(to PDN),1 11 0,0 00 1,to otherPDNs,to otherPUNs,WARNING: Very sensitive to noise!,
