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1、2022/11/17,1,5.2.1异步二进制计数器,5.2.2 同步二进制计数器,5.2 二进制计数器,返回,结束放映,2022/11/17,2,复习,时序逻辑电路的特点？寄存器分类？位二进制数码需几个触发器来存放？,计数器：用以统计输入时钟脉冲CP个数的电路。计数器的分类：,5.2 二进制计数器,1按计数进制分 二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。,二进制计数器是结构最简单的计数器，但应用很广。,2022/11/
2、17,4,2按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器。 减法计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器。 加/减计数器：在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，又称可逆计数器。 也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。,3按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。同步计数器：计数脉冲同时加到所有触发器的时钟信号输入
3、端，使应翻转的触发器同时翻转的计数器，称作同步计数器。,2022/11/17,5,异步计数器的计数脉冲没有加到所有触发器的CP端。当计数脉冲到来时，各触发器的翻转时刻不同。分析时，要特别注意各触发器翻转所对应的有效时钟条件。 异步二进制计数器是计数器中最基本最简单的电路，它一般由接成计数型的触发器连接而成，计数脉冲加到最低位触发器的CP端，低位触发器的输出Q作为相邻高位触发器的时钟脉冲。,5.2.1 异步二进制计数器,返回,2022/11/17,6,1异步二进制加法计数器,必须满足二进制加法原则：逢二进一（1+1=10，即Q由10时有进位。）组成二进制加法计数器时，各触发器应当满足： 每输入一
4、个计数脉冲，触发器应当翻转一次（即用T触发器）； 当低位触发器由1变为0时，应输出一个进位信号加到相邻高位触发器的计数输入端。,2022/11/17,7,图5-12 3位异步二进制加法计数器,仿真,（1）JK触发器构成的3位异步二进制加法计数器（用CP脉冲下降沿触发） 电路组成, 工作原理,2022/11/17,8, 计数器的状态转换表,表5-5 3位二进制加法计数器状态转换表,2022/11/17,9, 时序图,图5-13 3位二进制加法计数器的时序图,2022/11/17,10, 状态转换图,图5-14 3位二进制加法计数器的状态转换图,圆圈内表示Q2Q1Q0的状态,用箭头表示状态转换的方
5、向,2022/11/17,11, 结论,如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到000状态，完成了一次计数循环。所以该计数器是八进制加法计数器或称为模8加法计数器。,如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4 f0，Q2输出波形的频率为1/8 f0。这说明计数器除具有计数功能外，还具有分频的功能。,2022/11/17,12,图5-15 由D触发器构成的3位异步二进制加法计数器(a) 电路图 （b）时序图,仿真,（2）由D触发器构成的3位异步二进制加法计数器（用CP脉冲上升沿触发）,2022/11/17,13,2
6、异步二进制减法计数器,必须满足二进制数的减法运算规则：0-1不够减，应向相邻高位借位，即10-11。组成二进制减法计数器时，各触发器应当满足： 每输入一个计数脉冲，触发器应当翻转一次（即用T触发器）； 当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。,2022/11/17,14,图5-16 3位异步二进制减法计数器(a)逻辑图 ( b)时序图,仿真,（1）JK触发器组成的3位异步二进制减法计数器 （用CP脉冲下降沿触发）。,2022/11/17,15,表5-6 3位二进制减法计数器状态表,2022/11/17,16,图5-17 3位异步二进制减法计数器的状态转换图,
7、圆圈内表示Q2Q1Q0的状态,用箭头表示状态转换的方向,2022/11/17,17,图5-18 由D触发器构成的3位异步二进制减法计数器,仿真,（2）D触发器构成的3位异步二进制减法计数器 （用CP脉冲上升沿触发）。,2022/11/17,18,异步二进制计数器的构成方法可以归纳为：, N位异步二进制计数器由N个计数型（T）触发器组成。,若采用下降沿触发的触发器加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出,若采用上升沿触发的触发器加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出,N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。,2022/11/17,
8、19,异步二进制计数器的优点：电路较为简单。,缺点：进位（或借位）信号是逐级传送的，工作频率不能太高；,状态逐级翻转，存在中间过渡状态 。,状态从111000的过程？,111110 100 000,2022/11/17,20,5.2.2同步二进制计数器,返回,同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数器的工作速度较快，工作频率也较高。,1同步二进制加法计数器,（1）设计思想： 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。 应控制触发器的输入端，可将触发器接成T触发器。当低位不向高位进位时，令高位触发器的T0，触发器状态保持不变；当低位向高
9、位进位时，令高位触发器的T=1，触发器翻转，计数加1。,2022/11/17,21,（2）当低位全1时再加1，则低位向高位进位。111111100111110001111110000可得到T的表达式为：,T0=J0=K0=1T1=J1=K1= Q0 T2=J2=K2= Q1Q0T3=J3=K3= Q2Q1Q0,2022/11/17,22,表5-7 4位二进制加法计数器的状态转换表,2022/11/17,23,图5-19 4位同步二进制加法计数器的时序图,2022/11/17,24,图5-20 4位同步二进制加法计数器,T0=J0=K0=1T1=J1=K1= Q0 T2=J2=K2= Q1Q0T
10、3=J3=K3= Q2Q1Q0,仿真,2022/11/17,25,2同步二进制减法计数器,（1）设计思想： 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。 应控制触发器的输入端，可将触发器接成T触发器。当低位不向高位借位时，令高位触发器的T0，触发器状态保持不变；当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。,2022/11/17,26,（2）触发器的翻转条件是：当低位触发器的Q端全1时再减1，则低位向高位借位。,1011100111100011111000011111可得到T的表达式为：,2022/11/17,27,表5-8 4位二进制减法计数器的状态转换表,2022/11/17,28,3同步二进制可逆计数器,将加法和减法计数器综合起来，由控制门进行转换，可得到可逆计数器。,图5-21 4位同步二进制可逆计数器,S为加减控制端S=1时，加法计数S=0时，减法计数,2022/11/17,29,作业题,5-4,返回,
