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1、DRAM存储器与高性能存储器,第3章 存储系统,2,教学内容,DRAM存储器高性能存储器,3,教学要求,掌握DRAM存储器的读写过程和刷新过程的原理。理解各个周期的特点，并能绘制图。理解EDRAM芯片的组成和工作原理。掌握内存条的功能和存储地址的分配。,4,教学重点,DRAM的读写，刷新功能。内存的读写工作过程。,5,一 DRAM存储器芯片,1 四管动态存储元,写入操作：X,Y地址译码线为高电平，写入“1”时I/O为高，T2导通，T1截止；写入“0”时I/O为低，T1导通，T2截止。读出操作：加预充电压使T9,T10导通，位线电容充电。X,Y地址译码线为高电平，读“1”时，电容C2上有电荷，T
2、2导通所以D上的电荷会泄漏，变为低电压。,6,一 DRAM存储器芯片,保持状态：加预充电压使T9,T10导通，位线电容充电。 X地址译码线为高电平， Y地址译码线为低电平。D上的电荷补充到A,B点使得T2,T1的状态维持下去。,刷新的时候不读出，读出的时候不刷新。,7,一 DRAM存储器芯片,2 单管动态存储元,单管动态存储元电路由一个管子T1和一个电容C构成。写入：字选择线为“1”，T1管导通，写入信息由位线(数据线)存入电容C中；读出：字选择线为“1”，存储在电容C上的电荷，通过T1输出到数据线上，通过读出放大器即可得到存储信息。,8,一 DRAM存储最小单元,9,DRAM存储元的记忆原理
3、,1、MOS管作为开关使用，信息由电容器上的电荷量体现电容器充满电荷代表存储了1；电容器放电没有电荷代表存储了0,3、写0输出缓冲器和刷新缓冲器关闭；输入缓冲器打开，输入数据DIN=0送到存储元位线上；行选线为高，打开MOS管，电容上的电荷通过MOS管和位线放电,5、读出1后存储位元重写1 (1的读出是破坏性的)输入缓冲器关闭，刷新缓冲器和输出缓冲器/读放打开，DOUT=1经刷新缓冲器送到位线上，再经MOS管写到电容上,10,二DRAM芯片的结构,11,芯片的外观,12, DRAM存储芯片实例,2116芯片地址线，锁存器，行列选址，数据线,13,小结,DRAM与SRAM最大的不同是DRAM的刷
4、新操作，最小刷新周期与介质相关。有 控制信号，而没有 片选信号。扩展时用 信号代替 信号。地址线引脚只引出一半，因此内部有两个锁存器，行地址选通信号和列地址选通信号在时间上错开进行复用。,14,实例,例1：某一动态RAM芯片，容量为64K1，除电源线，接地线和刷新线外，该芯片最小引脚数目为多少？,15,三 DRAM的周期,读周期：行地址和列地址要在行选通信号与列选通信号之前有效，并在选通信号之后一段时间有效。保证行地址与列地址能正确选通到相应的锁存器。写周期：写命令信号必须在选通信号有效前有效。,16,三 DRAM的周期,刷新周期：刷新时，行选通信号有效，列选通信号无效。且刷新地址必须在行选通
5、信号有效前有效，并保持一段时间。刷新周期：典型值2ms、8ms16ms；某些器件可大于100ms,17,有关DRAM的刷新,刷新操作与读操作的类似，但不同。刷新仅给栅极电容补充电荷，不需要信息输出。刷新时整个存储器所有芯片一起刷新。无论刷新是由控制逻辑产生地址逐行循环刷新，还是芯片内部自动刷新，都不依赖于外部的访问，对CPU是透明的。,18,四 刷新方式,分类集中式刷新分散式刷新 背景 某个存储器结构为10241024的存储矩阵。读/写周期为TC=0.5s，刷新周期为8ms,集中刷新方式,集中式刷新：将一个刷新周期分为两部分前一段时间进行正常读/写；后一段时间作为集中刷新时间,优点：对存储器的
6、平均读/写时间影响不大，适用于高速存储器缺点：在集中刷新时间内不能进行存取访问死时间,8ms分成16000个TC(=0.5s)，只需1024个TC进行刷新,分散刷新方式,分散式刷新：前先用刷新的行数对刷新周期进行分割，再将分割好的时间分为两部分前段时间用于读/写，后一小段时间用于刷新,将8ms分割成1024个时间段，每段时间为8ms/1024=7.8125s(取7.8s)，每隔7.8s刷新一行，8ms内完成对所有1024行的一次刷新,21,四 刷新方式,例3：有一个16K16的存储器，用1K4位的DRAM芯片(内部结构与2114SRAM一致)构成，设读/写周期为0.1us,如单元刷新间隔不超过
7、2ms，问：若采用集中式刷新方式，存储器刷新一遍最少用多少读/写周期？死时间率是多少？,22,五 标准的刷新操作控制方式,只用 信号刷新， 信号无动作，这种方法消耗的电流小，但是需要外部刷新地址计数器。 在 之前刷新，利用DRAM器件内部具有的刷新地址计数器来产生。,23,存储器控制电路组成,(1)地址多路开关：刷新时需要提供刷新地址，由多路开关进行选择。(2)刷新定时器： 定时电路用来提供刷新请求(3)刷新地址计数器：只用RAS信号的刷新操作，需要提供刷新地址计数(4)仲裁电路：对同时产生的来自CPU的访问存储器的请求和来自刷新定时器的刷新请求的优先权进行裁定。(5)定时发生器：提供行地址选
8、通信号RAS、列地址选通信号CAS和写信号WE.,24,七 主存储器的组成实例,以DRAM控制器W4006AF为例，说明80386中主存储器的构成方法。,25,小结,W4006AF的外特性 可以控制两个存储体交叉访问； 可以对256KB16MB的DRAM片子进行访问； 最多可控制128个DRAM片子； 采用CAS在RAS之前的刷新方式。,26,二 存储器容量的扩展,字扩展位扩展字位扩展,27,1 位扩展,通过扩大字长，增加容量。,使用8K1的RAM芯片组成8K8的存储器。,位扩展只加大了字长，地址线个数前后不变，数据线增加了。,28,2 字扩展,通过增加单位数，增加容量，即字向扩充。,使用16
9、K8的芯片组成64K8的存储器。,字扩展加大了字数，数据线，低地址线个数前后不变，但增加高地址线,29,3 字位扩展法,一个存储器的容量为MN位，若使用Lk位的芯片，需要在字向和位向同时扩展，此时共需要(M/L)(N/K)个芯片。,30,综合例子,例1：若某RAM芯片，其存储容量为16K8位，问：该芯片引出线的最小数目应为多少？存储芯片的地址范围是多少？,31,综合例子,例2：模块化存储器的设计，已知某8位机主存采用半导体存储器，地址码为18位，若用4K4位的RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式.问：若每个模块条为32K8位，共需几个模块条？每个模块条内有多少片RAM芯片
10、？主存共需多少芯片？CPU如何选择各模块条？,32,综合例子,例3：用8K8位的ROM芯片和8K4的RAM芯片组成存储器，按字节编址，其中RAM的地址为2000H7FFFH,ROM的地址为C000H-FFFFH，画出此存储器组成的结构图及与CPU连接图。,类型SD、DDR、DDR2、DDR3封装有30脚、72脚、100脚、144脚、168脚、184脚、240脚(DDR2、DDR3)30脚8位数据线，容量256KB32MB72脚32位数据总线100脚以上既用于32位又用于64位数据总线，容量4MB512MBDDR3单条容量可达32GB,存储器容量的扩充实例,34,三高级DRAM芯片,静态存储器和
11、动态存储器相比: 信息保存性昂贵与否适用范围外部控制电路,35,FPM-DRAM(程序局部性原理),早期的一种DRAM方式基于程序局部性原理先确定行地址,再确定列地址页是由一个行地址和该行中所有列地址确定的存储单元的组合.被EDO-DRAM取代,目前被SDRAM取代,36,2 CDRAM,1M4位的EDRAM芯片框图 地址线11位 块操作,37,说明：,以SRAM保存一行内容的办法，对成块传送非常有利。如果连续的地址高11位相同， 意味着属于同一行地址，那么连续变动的9位列地址就会使SRAM中相应位组连续读出，这称为猝发式读取。,38,说明,CDRAM结构的优点：在SRAM读出期间可同时对DR
12、AM阵列进行刷新。芯片内的数据输出路径与输入路径是分开的，允许在写操作完成的同时来启动同一行的读操作。,39,EDRAM的内存条,1M4位的片组成1M32位的存储器,32位内存条模块的实现,40,EDRAM的外部电路,8个芯片共用片选信号Sel、行选通信号RAS、刷新信号Ref和地址输入信号A0A10。块选择A,41,内存模块,当某模块被选中，此模块的8个EDRAM芯片同时动作，8个4位数据端口D3D0同时与32位数据总线交换数据，完成一次32位字的存取。模块的连续地址是高13位。这样利用每个EDRAM中的SRAM可以实现块连续快速存取。,42,主存物理地址的存储空间分布,奔腾PC机主存物理地址存储空间分布,43,3 SDRAM-synchronous DRAM,优点:与系统时钟信号同步省去了与内存进行握手的控制信号,而是由告诉内存芯片需要进行几个时钟周期,然后启动访问.提高处理器与内存之间数据传输速度.,44,小结,主要掌握DRAM芯片读写，刷新的工作过程，能计算相应的引线。刷新方式的图，并能进行相关的计算。EDRAM的特点及其优点。理解内存条的构成，以及字节允许线的功能。,
