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1、5 锁存器和触发器,教学基本要求,1、掌握锁存器、触发器的电路结构和工作原理,2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能,3、正确理解锁存器、触发器的动态特性,1、时序逻辑电路与锁存器、触发器：,时序逻辑电路:,概述,锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。,结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。,工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。,具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。,2、锁存器与触发器,共同点：,不同点：,锁存
2、器-对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。,触发器-对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。,双稳态存储单元电路,双稳态的概念,反馈,双稳态存储单元电路,电路有两个互补的输出端,Q端的状态定义为电路输出状态。,双稳态电路的特点是：它有两个稳定状态，在没有外来触发信号的作用下。电路始终处于原来的稳定状态。由于它具有两个稳定状态，故称为双稳态电路。在外加输入触发信号作用下，双稳态电路从一个稳定状态翻转到另一个稳定状态。,2、逻辑状态分析,0,1,电路具有记忆1位二进制数据的功能。,1,0,如 Q = 1,如 Q = 0,1,0,双稳态存储单元,
3、1、电路结构,3. 模拟特性分析,概述,一、能用于记忆1位二进制信号的基本单元电路统称为触发器二、分类 1. 按触发方式（电平，脉冲，边沿） 2. 按逻辑功能（RS, JK, D, T）,5.2 SR锁存器SR是各种触发器的基本构成部分一、电路结构与工作原理,图5.2.1 或非门构成的SR锁存器,a.电路图,b.图形符号,图5.2.2 与非门构成的SR锁存器,5.2.1 SR锁存器,1. 基本SR锁存器,电路的初态与次态,初态：R、S信号作用前Q端的状态. 初态用Q n表示。,次态：R、S信号作用后Q端的状态. 次态用Q n+1表示。,1) 工作原理,0,0,若初态 Q n = 1,若初态 Q
4、 n = 0,1,0,1,0,1,0,0,0,R=0、S=0,无论初态Q n为0或1，锁存器的状态不变,无论初态Q n为0或1，锁存器的次态为为1态。 信号消失后新的状态将被记忆下来。,0,1,若初态 Q n = 0,若初态 Q n = 1,0,1,0,1,0,R=0、S=1,1,0,1,无论初态Q n为0或1，锁存器的次态为0态。 信号消失后新的状态将被记忆下来。,1,0,若初态 Q n = 1,若初态 Q n = 0,1,1,0,1,0,0,1,0,1,R=1 、 S=0,0,1,1,0,0,S=1 、 R=1,无论初态Q n为0或1，锁存器的次态 、 都为0 。,约束条件: SR = 0
5、,当S、R 同时回到0时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。,锁存器的输出既不是0态，也不是1态,2）逻辑符号与逻辑功能,不变,置0,置1,状态不确定,S为置1端，R为置0端，且都是高电平有效,表5.2.1 或非门构成的SR锁存器特性表,高电平有效, 由于竞争冒险引起状态的不定，也即当SD和RD同时由1跳转为0后，状态不定, 由于竞争冒险引起状态的不定，也即当SD和RD同时由0跳转为1后状态不定,表5.2.2 与非门构成的SR锁存器特性表,低电平有效,不变,置1,不变,置0,置1,不变,不变,3）工作波形(设初态为0）,画工作波形方法：根据锁存器信号敏感电平,
6、确定状态转换时间 根据锁存器的逻辑功能确定Qn+1。,4）用与非门构成的基本SR锁存器,、,c.国标逻辑符号,a.电路图,约束条件: S +R = 1,画工作波形,不变,不定,置1,不变,置1,不变,置0,不变,5）、应用举例,-去抖动电路,开关闭合时,开关断开时,开关接A时振动,Q=1,开关接 B振动,去抖动电路工作原理,2. 逻辑门控SR锁存器,1、电路结构,简单SR锁存器,使能信号控制门电路,2、工作原理,S=0，R=0：Qn+1=Qn,S=1，R=0：Qn+1=1,S=0，R=1：Qn+1=0,S=1，R=1：Qn+1= ,E=1：,E=0：,0,1,状态发生变化。,状态不变,3、 逻
7、辑功能的几种描述方式：,1) 逻辑功能表 （E=1）,2) 特性方程,4、状态转换图,逻辑功能表,S = 1R = 0,S =0R =1,S = 0R = X,S = XR = 0,状态转换图用于电路设计：已知状态的转换，确定S、R的逻辑值,5、工作波形,E=1期间的S 、 R信号影响锁存器的状态。,E=0为低电平期间锁存器状态不变。,功能表、特性方程、状态转换图 、波形图。,逻辑功能的四种描述方式:,5）动作特点：E=1期间电路对信号敏感，并按S 、 R信号改变锁存器的状态。,5.2.2 D 锁存器,1. 逻辑门控 D 锁存器,国标逻辑符号,逻辑电路图,该锁存器有几种工作状态?有非定义状态吗
8、?,S =0 R=1,D=0,Q = 0,D=1,Q = 1,= D,S =1 R=0,逻辑功能,1. 逻辑门控 D 锁存器,CMOS传输门(双向模拟开关),1. CMOS传输门电路,电路,逻辑符号,2、CMOS传输门电路的工作原理,设TP:|VTP|=2V， TN:VTN=2VI的变化范围为5V到+5V。,5V,+5V,5V到+5V,GSN VTN, TN截止,GSP=5V (-5V到+5V)=(10到0)V,开关断开，不能转送信号,GSN= -5V (5V到+5V)=(0到-10)V,GSP0, TP截止,+5V,5V,GSP= 5V (3V+5V)=2V 10V,GSN=5V (5V+3
9、V)=(102)V,b、I=3V5V,GSNVTN, TN导通,a、I=5V3V,TN导通，TP导通,C、I=3V3V,传输门组成的数据选择器,C=0,TG1导通, TG2断开 L=X,TG2导通, TG1断开 L=Y,C=1,传输门的应用,2. 传输门控 D 锁存器,E=0时,E=1时,(a) 电路结构,TG2导通，TG1断开,TG1导通，TG2断开,Q = D,Q 不变,(b)工作原理,(b) 工作波形,2. 传输门控 D 锁存器,3. 锁存器的动态特性,保持时间tH :确保数据的可靠锁存的最少时间。,延迟时间tpLH:输出从低电平到高电平的延迟时间;,脉冲宽度tW :为保证D信号正确传送
10、到Q和,建立时间tSU :表示D信号对E下降沿的最少时间提前量。,延迟时间tpHL:高电平到低电平的延迟时间。,三态与非门(TSL ),当CS= 3.6V时,三态与非门真值表,当CS= 0.2V时,CMOS八D锁存器- 74HC/HCT373,三态门使能,数据输出,LE=0,锁存器的状态不变,LE=1,锁存器的状态随Dn变化,三态门为高阻态,数据不能输出,4. 典型集成电路,传输门控 D 锁存器,74HC/HCT373的功能表,L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。,5.3 触发器的电路结构和工作原理,1. 锁存器与触发器,锁存器在E的高(低)电平期间对信号敏感并更新状态,
11、触发器在脉冲边沿(上升沿或下降沿)的作用下产生状态的刷新(触发),主锁存器,5.3.1 主从触发器,TG1和TG4的工作状态相同,TG2和TG3的工作状态相同,从锁存器,逻辑符号,5.3 触发器的电路结构和工作原理,TG1导通，TG2断开输入信号D 送入主锁存器。,TG3断开，TG4导通从锁存器维持在原来的状态不变。,(1) CP=0时:,=1，C=0，,D,D,1. 工作原理,5.3.1 主从触发器,(2) CP由0跳变到1 :,=0，C=1，,D,触发器的次态仅仅取决于CP信号上升沿到达前瞬间的D信号,主锁存器:TG1断开，TG2导通,从锁存器:TG3导通，TG4断开, Q的信号送Q端。,
12、主锁存器维持原态不变。,D,5.3.1 主从触发器,2. D 触法器的逻辑功能,特性方程,Qn+1=D,状态转换图,动作特点：电路在CP 的上升沿对信号敏感,并产生状态变化。,次态与CP 的上升沿前一瞬间 的状态相同,5.3.1 主从触发器,对CP上升沿敏感的边沿触发器,工作波形,5.3.1 主从触发器,工作波形,对CP下降沿敏感的边沿触发器,5.3.1 主从触发器,2、典型集成电路-CMOS D触发器74HC/HCT74,0,0,1,0,1,0,5.3.1 主从触发器,同理,可分析当 时,1,1,0,0,0,0,1,5.3.1 主从触发器,同理,可分析当 时,74HC/HCT74的功能表,国
13、标逻辑符号,3. 典型集成电路,74HC/HCT74,直接置1直接置0,D功能,具有直接置1、直接置0，正边沿触发的D功能触发器,5.3.1 主从触发器,已知触发器的输入波形，试对应画出Q端输出波形,5.3.1 主从触发器,5.3.2 维持阻塞触发器,1. 电路结构与工作原理,由3个基本SR锁存器组成,根据 确定触发器的状态,0,1,1,D,1,&,C,P,Q,1,&,G3,3,&,&,&,Q,2,Q,3,S,R,Q,4,D,Q,Q,&,CP = 0,Qn+1=Qn,D 信号进入触发器,为状态刷新作好准备,2、工作原理:,触发器,状态不变,G2,G1,G4,G5,G6,5.3.2 维持阻塞触发
14、器,0,1,D,当CP 由0跳变为1,1,0,0,D,在CP脉冲的上升沿，触法器按此前的D信号刷新,1,1,G2,G4,G6,G5,G3,2、工作原理:,5.3.2 维持阻塞触发器,当CP =1,置0维持线,1,1,0,D信号不影响 、 的状态，Q的状态不变,0,置1阻塞线,如Qn+1=0,G1,G2,G3,G4,G5,G6,0,1,D不能改变Q3、Q2,5.3.2 维持阻塞触发器,1,当CP =1,0,1,置1维持线,置0 阻塞线,1,结论：在CP脉冲的上升沿到来瞬间使触发器的状态变化,D信号不影响 、 的状态，Q的状态不变,如Qn+1=1,G1,G2,G3,G4,G5,G6,0,1,1,Q
15、2、Q3状态不变,触发器的次态与CP脉冲的上升沿到来前一瞬间D的状态相同,5.3.2 维持阻塞触发器,工作波形,逻辑功能表,维持阻塞D触发器状态变化产生在时钟脉冲的上升沿，其次态决定于该时刻前瞬间输入信号D。,5.3.2 维持阻塞触发器,例：分析下面触发器实现功能,J K 触发器,J = K= 0,Qn= 0,Qn+1= 0,Qn= 1,Qn+1= 1,J = 0 K= 1,Qn= 0,Qn+1= 0,Qn= 1,Qn+1= 0,J=1 K= 0,Qn= 0,Qn+1= 1,Qn= 1,Qn+1= 1,J =K= 1,Qn= 0,Qn+1= 1,Qn= 1,Qn+1= 0,逻辑符号,5.3 触
16、发器的逻辑功能,不变,置0,置1,翻转,功能表,特性方程,1、 JK 触发器的逻辑功能,5.3 触发器的逻辑功能,逻辑符号,功能表,状态转换图,J=XK=1,J=1K=X,J=XK=0,J=0K=X,1、 JK 触发器的逻辑功能,5.3 触发器的逻辑功能,工作波形,J K 触发器状态变化发生在时钟脉冲的下降沿，次态决定于该时刻前瞬间输入的J K信号。,5.3 触发器的逻辑功能,画出触发器的工作波形,Q,5.3 触发器的逻辑功能,T触发器,特性方程,状态转换图,逻辑符号,5.3 触发器的逻辑功能,T触发器,1,逻辑符号,特性方程,上升沿触发的T触发器,时钟脉冲每作用一次，触发器翻转一次。,5.3
17、 触发器的逻辑功能,5.3 触发器的逻辑功能,上升沿触发的不同功能触发器,下降沿触发的不同功能触发器,5.3.4 D 触发器功能的转换,D 触发器构成 J K 触发器,Qn+1 = D,D,2. D 触发器构成 T 触发器,D,Qn+1 = D,5.3.4 D 触发器功能的转换,3. D 触发器构成 T 触发器,Qn+1 = D,T 触发器可实现二分频逻辑功能,5.3.4 D 触发器功能的转换,：输入信号电平直接控制其状态,传输门控锁存器：,维持阻塞触发器,传输延迟结构触器,锁存器,主从触发器,基本SR锁存器,在使能电平作用下由输入信号决定其状态。,在时钟脉冲的上升沿或下降沿作用下改变状态。,
18、小 结,1、结构与工作特点,逻辑门控锁存器：,2、结构与工作特点,3、触发器的电路结构与逻辑功能,D触发器,JK触发器,SR触发器,逻辑功能的描述方式：特性表、特性方程和状态图、波形图。,触发器的电路结构与逻辑功能没有必然联系。,相同结构有不同功能,相同功能有不同结构,例：分析下面触发器实现功能,SR锁存器,SR锁存器,输入控制门,输入控制门,G1-G6组成SR锁存器；G7，G8为控制门,例：分析下面触发器实现功能,工作原理:假设初始状态为：Q=0；Q=1当CLK=0时,1,1,G7，G8被封锁,M，N为高电平,门G3、G5是打开的，SR锁存器状态得以保持,0,1,例：分析下面触发器实现功能,
19、当CLK=0变为高电平后,G2，G6解除封锁，SR锁存器状态不变,若J=1，K=0,0,1,0,1,G3,G5仍然关闭,SR锁存器仍保持原状态,例：分析下面触发器实现功能,当CLK下降沿到达时,G2，G6将立即锁闭,由于G7，G8存在延时，M、N的电平不会马上改变,0,1,此时，G2、G3各有一个输入为低电平，Q=1，并经过G5，使得Q=0,1,0,1,0,1,0,例：分析下面触发器实现功能,1,0,经过G7，G8延时后，M，N都为高电平，对SR锁存器状态无影响,1,1,同时，输入控制门G7，G8被封锁,例：分析下面触发器实现功能,1,1,G7，G8被封锁,M，N为高电平,门G3、G5是打开的，SR锁存器状态得以保持,1,0,
