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1、第三章 存储系统,3.13.4的有关练习题,一、填空题,1、某计算机字长16bit，存储器存储容量为1MB，若按字编址，那么它的寻址范围是（ ）。2、某SRAM芯片容量为512 X 8位，除电源和地线外，该芯片的引出线最小数目应为（ ）。3、DRAM靠（ ）存储信息，所以需要定期（ ）。4、在DRAM存储器中，存储器的读出时间比写入时间（ ）。5、主存储器的性能指标主要是（ ）、（ ）、存储周期和存储器带宽。主存用（ ）来区分不同的存储单元。,6、存储芯片并联的目的是为了（ ），串联的目的是为了（ ）。7、三级存储系统是指（ ）这三级。8、在多层次存储系统中，上一层次的存储器比下一层次存储器（
2、 ）、（ ），每位成本高。9、相联存储器是按（ ）访问的存储器，同时也具备按（ ）访问的能力。,二、判断题,1、多体交叉存储器主要解决扩充容量的问题。2、双端口存储器之所以能高速读写，是因为采用了流水技术。3、在CPU和内存之间增加cache的目的是为了增加内存容量，同时加快存取速度。4、CPU访问存储器的时间是由存储体的容量决定的，容量越大，访问存储器所需时间越长。5、因为DRAM是破坏性读出，必须不断地刷新。,6、RAM中的任何一个单元都可以随时访问。7、ROM中的任何一个单元不能随机访问。8、一般情况下，ROM和RAM在主存储器中是统一编址的。9、在当今的计算机系统中，存储器是数据传送的
3、中心，但访问存储器的请求是由CPU或I/O发出的。10、DRAM和SRAM都是易失性半导体存储器,三、综合题,1、指出下列存储器哪些是易失性的？哪些是非易失性的？哪些是破坏性读出的？哪些是非破坏性读出的？SRAM，DRAM，Cache，磁盘，光盘2、通常情况下SRAM由哪几部分组成？简述各部分的作用。存储体，地址译码驱动电路，I/O电路（读写电路），控制电路。3、与SRAM相比，DRAM在电路组成上有什么不同之处？,解答：DRAM还要有动态刷新电路；。另外，一般DRAM地址引线一般只有一半，用RAS、CAS来区分接收的是行地址或列地址；DRAM没有CS引脚，芯片扩展时用RAS代替其作用。4、设
4、有存储器容量为1MB，字长为32位，若按以下方式编址，请写出地址寄存器、数据寄存器各为多少位？编址范围为多大？（1）按字节编址；（2）按半字编址；（3）按字编址。,5、有4片Intel 2114芯片，如图连接。问：（1）图示的连接组成了几部分存储区域？共有多大的存储容量？字长是多少？（2）写出每部分存储区域的地址范围。（3）说明图中存储器的地址是否连续，若不连续，怎样修改才能使存储器的地址是连续的？,A9A0,CS,2114-1,WE,I/O3I/O0,A9A0,A9A0,A9A0,CS,CS,CS,2114-2,2114-3,2114-4,WE,WE,WE,I/O3I/O0,I/O3I/O0
5、,I/O3I/O0,与,与,与,R/W,D7D0,A15A14,A10,A9,A0,CPU,MREQ,6、试用Intel 2116构成64K X 8bit的存储器，该存储器采用奇偶校验。（1）求共需要多少片2116芯片？（2）画出存储体连接示意图；（3）写出各芯片RAS*和CAS*的形成条件；（4）若芯片内部存储元排列成128 X 128的矩阵，芯片刷新周期2ms，采用异步刷新方式，问存储器的刷新信号周期是多少？,RAS* CAS*,A6,A0,WE*,16K X 1bit,Din Dout,Intel 2116的逻辑符号,解题要点：用DRAM芯片组成存储器时，通常只画存储体的构成，而不画与C
6、PU的连接,解答（1）16K X 1位作8片位扩展得16K X 8的模板；再用4块该模板进行字扩展得64K X 8的存储器。共需要（8 +1）X 4=36片2116芯片。（2）存储体连接图如下页。（3）RAS*有效时，A6A0即行地址锁存；CAS*迟后于RAS*有效，将A13A7锁存。RAS*和CAS*形成图见下页。,16K X 1,123456789,WE*,RAS3* CAS3*,A6A0（A13A7）,16K X 1,WE*,Dout,D8D0,RAS2* CAS2*,R/W,Din,WE*,16K X 1,16K X 1,RAS0* CAS0*,RAS1* CAS1*,WE*,Y0Y1
7、Y2Y3,A14A15,与,与,t1t2,RAS0*CAS0*,t2=t1+t,RAS*和CAS*的形成条件：RAS0*=（A15*A14* t1）*CAS0*=（A15*A14* t2）*RAS1*=（A15*A14 t1）*CAS1*=（A15*A14 t2）*RAS2*=（A15A14* t1）*CAS2*=（A15A14* t2）*RAS3*=（A15A14 t1）*CAS3*=（A15A14 t2）*,（4）128行的刷新。,异步刷新即2ms内分散地将128行刷新一遍。刷新信号周期为：2ms/128= 15.6 。即每隔15.6 产生一次刷新请求，刷新一行。7、描述CPU访问存储器的
8、步骤。解答：（1）通过地址总线送出存储单元的地址；（2）通过控制总线发出读/写命令；（3）通过数据总线进行信息交换。8、试说明双端口存储器的结构特点和工作过程。,解答要点：结构特点：每个芯片有两组相互独立的读写控制电路（端口）。每个端口与普通RAM类似，较特别的是BUSY信号，低电平有效时端口关闭，禁止访问。是一种并行存储器。工作过程：分两个端口地址不同和地址相同的两种情况说明；后一种情况即读写冲突时，由双口存储器内部的仲裁器根据两个端口的CS（片选）信号或地址信号到达的先后次序的细微差别决定访问优先权由哪个端口取得。9、某机字长32位，常规设计的主存空间为1MB。现要将主存空间扩展到4MB，
9、并希望尽可能提高存储系统的访问速度。请提出一种可行的方案。,10、用若干片4K X 1位的SRAM芯片设计一个总容量为64K字节的16位存储器，要求该存储器既能以字节方式访问，又能以16位的字方式访问。（1）计算共需要多少片DRAM芯片？（2）画出逻辑图，标出需要由CPU或存储器控制电路提供的所有输入和输出信号。解答：（1）64K X 8/4K X 1=128片。位扩展用16片并联为一组，片内存储单寻址用12位地址（4K X 14K X 16）；字扩展用八组，组间选择用3位地址（3-8译码，4KX 1632K X 16）；共计15位地址（32K X 16位存储器）。,（2）字节访问为64KB，需要16位地址。仍用12位作片内存储单元地址（A12A1）仍用3位作组的选择（A15A13）；另外1位A0与CPU的字节访问控制端B结合控制访问16位字或访问字节，用A0和B来组合3-8译码器Yi输出最后生成相应的SRAM芯片的片选端（CS#CSHB，CSLB）。图略。,B A0 CSHB CSLB,0 0 1 1,0 1 0 0,1 0 1 0,1 1 0 1,设低字节为奇地址字节：访问16位字：不访问：访问高字节即偶地址字节：访问低字节即奇地址字节,
