《微型计算机原理与接口技术ppt课件(第二版)第2章.ppt》由会员分享，可在线阅读，更多相关《微型计算机原理与接口技术ppt课件(第二版)第2章.ppt（65页珍藏版）》请在三一办公上搜索。
1、1,第2章微处理器与总线,2,主要内容：,微处理器的一般构成及工作原理；8088微处理器的特点、引线及结构；总线的一般概念；*80386微处理器的特点及结构；*Pentium 4微处理器中的新技术。,3,2.1 微型机概述,4,了解：,微处理器的功能；微处理器的基本组成。,5,微处理器的功能,是计算机系统的核心根据指令实现各种相应的运算实现数据的暂存实现与存储器和接口的信息通信 .,6,微处理器的一般构成,运算器控制器内部寄存器组,7,2.2 8088微处理器,8,主要内容：,8088/8086CPU的特点8088CPU外部引线及功能；8088CPU的内部结构和特点；各内部寄存器的功能；808
2、8的工作时序。,9,一、8088/8086CPU的特点,了解：程序与指令指令执行的一般过程指令的串行执行与并行流水线执行8088/8086CPU的主要特点,10,1. 程序和指令,程序：具有一定功能的指令的有序集合指令：由人向计算机发出的、能够为计算机所识别的命令。,11,2. 指令执行的一般过程,取指令 指令译码 读取操作数 执行指令 存放结果,12,3. 串行和并行方式的指令流水线,串行工作方式： 控制器和运算器交替工作，按顺序完成 上述指令执行过程。并行工作方式： 运算器和控制器可同时工作。,13,串行工作方式,8088以前的CPU采用串行工作方式：,取指令1,执行指令1,分析指令1,C
3、PU,BUS,忙碌,忙碌,取指令2,执行指令2,分析指令2,14,并行工作方式,8088CPU采用并行工作方式,BIU,EU,取指令1,执行指令1,分析指令1,CPU,取指令2,执行指令2,分析指令2,取指令2,执行指令2,分析指令2,忙碌,忙碌,忙碌,忙碌,忙碌,15,4. 8088/8086 CPU的特点,采用并行流水线工作方式 通过设置指令预取队列实现对内存空间实行分段管理 将内存分为4个段并设置地址段寄存器，以实 现对1MB空间的寻址支持多处理器系统,CPU内部结构,存储器寻址部分,工作模式,16,8088CPU的两种工作模式,8088可工作于两种模式下 最小模式 最大模式最小模式为单
4、处理器模式，控制信号较少，一般可不必接总线控制器。最大模式为多处理器模式，控制信号较多，须通过总线控制器与总线相连。,17,注意下列几点：8086的数据线和地址线是复用的，8086可用高8位传送1字节，也可用低8位传送1个字节，还可一次传送1个字RESET是系统复位信号,18,两种工作模式的选择方式,8088是工作在最小还是最大模式由MN/MX端状态决定。MN/MX=0工作于最大模式，反之工作于最小模式,19,二、8088CPU的引线及功能,引脚定义的方法可大致分为：每个引脚只传送一种信息（RD等）；引脚电平的高低不同的信号（IO/M等）；CPU工作于不同方式有不同的名称和定义（WR/LOCK
5、 等）；分时复用引脚（AD7AD0 等） ；引脚的输入和输出分别传送不同的信息（RQ/GT）,20,主要引线（最小模式下）,地址线和数据线：AD7-AD0：低8位地址和数据信号分时复用。在传送地址信号时为单向，传送数据信号时为双向。A19-A16：高4位地址信号，分时复用。A15-A8 ：输出8位地址信号。,21,主要的控制和状态信号,WR： 写信号；RD： 读信号；IO/M：为“0”表示访问内存， 为“1”表示访问接口；DEN： 低电平有效时，允许进行读/写操作；RESET：复位信号。,22,例：,当WR=1，RD=0，IO/M=0时， 表示CPU当前正在进行读存储器操作,23,READY信
6、号,24,中断请求和响应信号,INTR：可屏蔽中断请求输入端NMI：非屏蔽中断请求输入端INTA：中断响应输出端,25,总线保持信号,HOLD：总线保持请求信号输入端。当CPU 以外的其他设备要求占用总线时， 通过该引脚向CPU发出请求。HLDA：总线保持响应信号输出端。CPU对 HOLD信号的响应信号。,26,27,三、8088CPU的内部结构,8088内部由两部分组成： 执行单元（EU） 总线接口单元（BIU）,28,执行单元包括,运算器 8个通用寄存器 1个标志寄存器 EU部分控制电路,教材第46页图2-6图,29,执行单元,功能指令译码指令执行暂存中间运算结果保存运算结果特征,指令的执
7、行,在标志寄存器FLAGS中,在ALU中完成,在通用寄存器中,30,总线接口单元,功能：从内存中取指令到指令预取队列负责与内存或输入/输出接口之间的数据传送在执行转移程序时，BIU使指令预取队列复位，从指定的新地址取指令，并立即传给执行单元执行。,31,结论,指令预取队列的存在使EU和BIU两个部分可同时进行工作，从而提高了CPU的效率；降低了对存储器存取速度的要求,32,8088的内部寄存器,含14个16位寄存器，按功能可分为三类 8个通用寄存器 4个段寄存器 2个控制寄存器,深入理解：每个寄存器中数据的含义,33,通用寄存器,数据寄存器（AX，BX，CX，DX） 地址指针寄存器（SP，BP
8、） 变址寄存器（SI，DI）,34,数据寄存器,8088含4个16位数据寄存器，它们又可分为8个8位寄存器，即：AXBXCXDX,AH，AL,CH，CL,BH，BL,DH，DL,35,数据寄存器特有的习惯用法,AX：累加器。所有I/O指令都通过AX与接口传送 信息，中间运算结果也多放于AX中；BX：基址寄存器。在间接寻址中用于存放基地址；CX：计数寄存器。用于在循环或串操作指令 中存放计数值；DX：数据寄存器。在间接寻址的I/O指令中存放 I/O端口地址；在32位乘除法运算时，存放 高16位数。,36,地址指针寄存器,SP：堆栈指针寄存器，其内容为栈顶的 偏移地址；BP：基址指针寄存器，常用于
9、在访问内 存时存放内存单元的偏移地址。,37,BX与BP在应用上的区别,作为通用寄存器，二者均可用于存放数据；作为基址寄存器，用BX表示所寻找的数据在数据段；用BP则表示数据在堆栈段。,38,变址寄存器,SI：源变址寄存器DI：目标变址寄存器变址寄存器常用于指令的间接寻址或变址寻址。特别是在串操作指令中，用SI存放源操作数的偏移地址，而用DI存放目标操作数的偏移地址。,39,段寄存器,用于存放相应逻辑段的段基地址 CS：代码段寄存器。代码段存放指令代码 DS：数据段寄存器 ES：附加段寄存器 SS：堆栈段寄存器：指示堆栈区域的位置,存放操作数,40,控制寄存器,IP：指令指针寄存器，其内容为下
10、一条要执行 指令的偏移地址FLAGS：标志寄存器，存放运算结果的特征 6个状态标志位（CF，SF，AF，PF，OF，ZF） 3个控制标志位（IF，TF，DF）,41,四、存储器寻址,段基地址（16位）, , ,31,0,15,0 0 0 0,段基地址（16位）,段首地址, , ,19,0,4, , ,段首的偏移地址：0000H,42,物理地址,段基地址 =6000H段首地址偏移地址物理地址,数据段,60009H,00H,12H,60000H,0009H,43,四、存储器寻址,物理地址由段基地址和偏移地址组成,物理地址=段基地址16+偏移地址,0 0 0 0,段首地址, , ,19,0,4, ,
11、 ,偏移地址,+,物理地址,44,例：,已知 CS=1055H， DS=250AH ES=2EF0H SS=8FF0H 某操作数偏移地址=0204H，画出各段在内存中的分布、段首地址及操作数的物理地址。,45,例题解答,设操作数在数据段，则操作数的物理地址为：250AH 16+0204H = 252A4H,10550H,250A0H,2EF00H,8FF00H,CS,DS,ES,SS,46,堆栈及堆栈段的使用,堆栈：内存中一个特殊区域，用于存放暂时不用或需要保护的数据。常用于响应中断或子程序调用。,47,例：,若已知（SS）=1000H （SP）=0100H则堆栈段的段首地址 = ？栈顶地址=
12、？若该段最后一个单元 地址为10200H，则栈底=？,段首,栈底,栈顶,堆栈区,48,五、时序,时序的概念：CPU各引脚信号在时间上的关系总线周期：CPU完成一次访问内存（或接口） 操作所需要的时间。一个总线周期 至少包括4个时钟周期。,49,微处理器的一般工作过程,一个程序工作例（求解5+8）,取指令1,取操作数1,取指令2,执行指令2,50,2.5 系统总线,51,主要内容：,总线的基本概念和分类；总线的工作方式；常用系统总线标准。,52,一、概述,总线： 是一组导线和相关的控制、驱动电路的集合。是计算机系统各部件之间传输地址、数据和控制信息的通道。,地址总线（AB）数据总线（DB）控制总
13、线（CB）,53,总线分类,CPU总线系统总线外部总线,片内总线片外总线,按相对CPU的位置分,按层次结构分,内部总线：CPU内部连接各寄存器及运算部件之间的总线。系统总线：CPU同计算机系统的其他高速功能部件，如存储器、通道等互相连接的总线。I/O总线：中、低速I/O设备之间互相连接的总线。,54,二、总线的系统结构,单总线结构,在许多单处理器的计算机中，使用一条单一的系统总线来连接CPU、主存和I/O设备，叫做单总线结构。如图所示： 此时要求连接到总线上的逻辑部件必须高速运行，以便在某些设备需要使用总线时能迅速获得总线控制权；而当不再使用总线时，能迅速放弃总线控制权。,55,多总线结构,2
14、.双总线结构这种结构保持了单总线系统简单、易于扩充的优点，但又在CPU和主存之间专门设置了一组高速的存储总线，使CPU可通过专用总线与存储器交换信息，并减轻了系统总线的负担，同时主存仍可通过系统总线与外设之间实现DMA操作，而不必经过CPU。当然这种双总线系统以增加硬件为代价。如图所示：,56,面向CPU的双总线结构,存储器与I/O接口间无直接通道,CPU,M,I/O,I/O,I/O,57,面向存储器的双总线结构,在单总线结构基础上增加一条CPU到存储器的高速总线,CPU,M,I/O,I/O,I/O,58,3.三总线结构 它是在双总线系统的基础上增加I/O总线形成的。 ,在DMA方式中，外设与
15、存储器间直接交换数据而不经过CPU，从而减轻了CPU对数据输入输出的控制，而“通道”方式进一步提高了CPU的效率。通道实际上是一台具有特殊功能的处理器，又称为IOP(I/O处理器),它分担了一部分CPU的功能，以实现对外设的统一管理及外设与主存之间的数据传送。显然，由于增加了IOP，使整个系统的效率大大提高。然而这是以增加更多的硬件代价换来的。,59,总线操作,特点：任意时刻，总线上只能有一对设备进行信息交换。（分时）总线周期微处理器通过外部总线对存储器或I/O端口进行一次读/写操作的过程。一个总线周期内做的操作：总线请求总线仲裁寻址数据传送,60,总线性能指标 总线的带宽,总线本身所能达到的
16、最高传输速率，是衡量总线性能的重要指标，单位兆字节每秒(MB/s)。,【例1】(1)某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，则总线带宽是多少? (2)如果一个总线周期中并行传送64位数据，总线时钟频率升为66MHz，则总线带宽是多少?解 (1)设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周期传送的数据量用D表示， 根据定义可得 Dr = D/T = D1/T = Df =4B331000000/s=132MB/s(2)64位=8B， Dr= Df =8B661000000/s=528MB/s,61,总线的基本
17、功能,数据传送同步方式异步方式仲裁控制链式查询方式计数器查询方式独立请求方式出错处理总线驱动,62,同步、异步方式,在同步定时协议中，事件出现在总线上的时刻由总线时钟信号来确定。由于采用了公共时钟，每个功能模块什么时候发送或接收信息都由统一时钟规定，因此，同步定时具有较高的传输频率。 同步定时适用于总线长度较短、各功能模块存取时间比较接近的情况。,在异步定时协议中，后一事件出现在总线上的时刻取决于前一事件的出现，即建立在应答式或互锁机制基础上。在这种系统中，不需要统一的共公时钟信号。总线周期的长度是可变的。 异步定时的优点是总线周期长度可变，不把响应时间强加到功能模块上，因而允许快速和慢速的功能模块都能连接到同一总线上。但这以增加总线的复杂性和成本为代价。,63,链式查询方式,64,独立请求方式,65,三、常用系统总线,ISA（8/16位）PCI（32/64位）AGP（加速图形端口，用于提高图形处理能力）,PCI总线体系结构,P64图2-31,
