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1、表面贴装设计与焊盘结构标准3.6 设计规则在一个设计的元件选择阶段，应该就有关超出本文件范围的任何元件咨询一下制造工程部门。印制板的设计原则是现时测试与制造能力的一个陈述。超出或改变这些能力都要求在包括制造、工程和测试技术在内的过程中所有参与者的共同合作。在设计中较早地涉及测试与制造有助于将高质量的产品迅速地投入生产。图3-7显示那些应该涉及的合作工程队伍参与者的一列表。图3-7、简化的电子开发组织图3.6.1 元件间隔3.6.1.1 元件考虑 现在已经讨论过的焊盘结构设计的信息对于表面贴装装配的可靠性是重要的。可是设计者不应该忽视SMT装配的可制造性、可测试性和可修理性。最小的封装元件之间的
2、间隔要求满足所有这些制造要求。最大的封装元件之间的间隔是没有限制的；越大越好。有些设计要求，表面贴装元件尽可能地靠近。基于经验，图3-8中所显示的例子都满足可制造性的要求。图3-8、推荐最小的焊盘对焊盘间隔在相邻元件之间的焊盘对焊盘的间隔应该是1.25mm0.050的沿印制板所有边缘空隔，如果板是脱离连接器测试的；或者最少2.5mm0.100，如果测试使用真空密封。这里规定的要求是推荐的最小值，除了导体几何公差。3.6.1.2 波峰焊接元件的方向 所有的有极性的表面贴装元件在可能的时候都要以相同的方向放置。在任何第二面要用波峰焊接的印制板装配上，在该面的元件首选的方向如图3-9所示。使用这个首
3、选方向是要使装配在退出焊锡波峰时得到的焊点质量最佳。 所有无源元件要相互平行 所有SOIC要垂直于无源元件的长轴 SOIC和无源元件的较长轴要互相垂直 无源元件的长轴要垂直于板沿着波峰焊接机传送带的运动方向 图3-9、波峰焊接应用中的元件方向3.6.1.3 元件贴装 类型相似的元件应该以相同的方向排列在板上，使得元件的贴装、检查和焊接更容易。还有，相似的元件类型应该尽可能接地在一起，使网表或连通性和电路性能要求最终推动贴装。请见图3-10。例如，在内存板上，所有的内存芯片都贴放在一个清晰界定的矩阵内，所有元件的第一脚在同一个方向。这是在逻辑设计上实施的一个很好的设计方法，在逻辑设计中有许多在每
4、个封装上有不同逻辑功能的相似元件类型。在另一方面，模拟设计经常要求大量的各种元件类型，使得将类似的元件集中在一起颇为困难。不管是否设计为内存的、一般逻辑的、或者模拟的，都推荐所有元件方向为第一脚方向相同。图3-10、相似元件的排列3.6.1.4 基于栅格的元件放置 SMT元件贴装与方向通常比通孔技术(THT)的印制板更加困难，有两个原因：更高的元件密度，和将元件放在板的两面的能力。对于THT设计，元件是以2.54mm0.100的中心间距放置的，假设1.3mm0.065的焊盘，焊盘之间的间隔为1.2mm。可是，在高密度SMT设计中，焊盘之间的间隔经常较小，小至0.63mm0.025或更小。基于栅
5、格的元件放置(0.100的栅格是THT的标准)被大量与现在可购买到的SMT元件封装有关的焊盘尺寸所复杂化了。今天所完成的大多数SMT设计已经放弃了THT板的标准栅格放置规则。这最终造成元件的随机放置，通路孔甚至更加随机地在板上放置。由于随机元件放置所产生的两个问题，一是失去了均匀的基于栅格的测试节点的可访问性，二是失去了在所有层面上逻辑的、可预测的路由通道（可能使板层数增加）。除此之外在IEC出版物IEC97中确认的已接受的国际栅格对于新的设计应该为0.5mm，进一步分割为0.05mm。对这个问题的一个解决方法是，用所有的用于测试、路由和翻修点的、以0.05mm中心（或更大，基于设计）连接到通
6、路孔的元件焊盘建立CAD数据库。然后，当在CAD系统上作元件的放置时，简单地放置元件以使得在焊盘之间有最少0.5mm的间隔，然后将正在放置的元件的通路孔跳出到下一个1.0mm的栅格点。以这个方法，所有元件应该有介于0.4mm0.6mm（或平均05mm）的焊盘之间的间隔。从装配的角度看，处理元件形心在1.0mm栅格上的、板上所有焊盘之间的间隔在两个方向上大约相等的PCB较为容易。3.6.1.5 单面板与双面板的比较 单面与双面这两个术语说的是在表面贴装出现之前，在一块印制电路板上的一个或两个导体层。可是，现在，单面的术语指的是元件贴装在一个面上（第一类型的装配）。双面指的是元件贴装在板的两面（第
7、二类型的装配）。已经观察到许多SMT设计者，特别是新手，太急于将元件放置在板的第二面，迫使装配工艺过程执行两次而不是一次。设计者应该集中考虑尽可能地将所有元件放在板的主面上，并且不产生元件间隔的冲突。其结果是较低的装配成本。如果一定要求双面贴装，那么基于栅格的元件放置，虽然更困难，但对于精确的最终元件贴装、电路的可布线性、和可测试性是甚至更加关键的。使用传统SMT设计规则的双面板经常要求双面的，或者蛤壳式的测试夹具，其成本为单面测试夹具的35倍。人们知道，基于栅格的元件贴装改进节点的可访问性，以及消除双面测试的需要。3.6.1.6 焊锡模板设计 焊锡模板是主要的媒介物，通过它将锡膏施用到SMT
8、印制板上。使用它，可精确地控制锡膏沉淀的准确位置和体积。模板的布孔图通常由板外层的元件贴装焊盘组成，板面上的其它所有电路都去掉了。模板上的开孔应该是板上所有元件焊盘的相同大小。密间距(fine pitch)的元件例外。密间距的元件使用相同的宽度，但是开孔的长度缩短1/3，并对中。印制板装配商可以自己选择，在制造模板之前改变模板开孔的尺寸，以改变沉积在焊盘上锡膏的量。3.6.1.7 用于清洁的元件离地高度 用于清洁的最小元件离地高度是基于该元件的对角线距离。这个尺寸表示如果小心可能集聚污垢的元件表面积。表3-7显示推荐的元件离板距离的相互关系。表3-7、元件的离地高度(Stand off)元件对
9、角线元件表面积元件离地高度= 50 mm= 0.5 mm= 25 mm= 0.3 mm= 12 mm= 0.2 mm= 6 mm= 0.1 mm= 3 mm= 0.05 mm如果不能达到最小的离地高度，对元件下的适当清洁是不可能的。这种情况下推荐使用免洗助焊剂。3.6.1.8 基准点标记(Fiducial Marks) 基准点标记是一个在电路布线图的同一个工艺中产生的印制图特征。基准点和电路布线图必须在同一个步骤中腐蚀出来。基准点标记为装配工艺中的所有步骤提供共同的可测量点。这允许装配使用的每个设备精确地定位电路图案。有两种类型的基准点标记，它们是：A. 全局基准点(Global Fiduci
10、als)基准点标记用于在单块板上定位所有电路特征的位置。当一个多重图形电路以组合板(panel)的形式处理时，全局基准点叫做组合板基准点。（见图3-11）B. 局部基准点(Local Fiducials)用于定位单个元件的基准点标记。（见图3-12）图3-11、局部/全局基准点图3-12、组合板/全局基准点要求至少两个全局基准点标记来纠正平移偏移（X与Y位置）和旋转偏移（位置）。这些点在电路板或组合板上应该位于对角线的相对位置，并尽可能地距离分开。要求至少两个局部基准点标记来纠正平移偏移（X与Y位置）和旋转偏移（位置）。这可以是两个位于焊盘图案范围内对角线相对的两个标记。如果空间有限，则至少可
11、用一个基准点来纠正平移偏差（X与Y位置）。单个基准点应该位于焊盘图案的范围内，作为中心参考点。局部、全局或组合板基准点的最小尺寸是1.0mm。一些公司已经为组合板基准点选用较大的基准点（达到1.5mm）。保持所有的基准点为同一尺寸是个很好的方法。3.6.1.9 基准点标记设计规格 表面贴装设备制造商协会(SMEMA)已经将基准点的设计原则标准化。这些原则得到IPC的支持，由下列事项组成：A. 形状最佳的基准点标记是实心圆。见图3-13。图3-13、视觉系统的基准点类型B. 尺寸基准点标记最小的直径为1mm0.040。最大直径是3mm0.120。基准点标记不应该在同一块印制板上尺寸变化超过25微
12、米0.001。C. 空旷度(clearance)在基准点标记周围，应该有一块没有其它电路特征或标记的空旷面积。空旷区的尺寸要等于标记的半径。标记周围首选的空地等于标记的直径。（见图3-14）图3-14、基准点空旷度要求D. 材料基准点可以是裸铜、由清澈的防氧化涂层保护的裸铜、镀镍或镀锡、或焊锡涂层（热风均匀的）电镀或焊锡涂层的首选厚度为510微米0.00020.0004。焊锡涂层不应该超过25微米0.001。如果使用阻焊(solder mask)，不应该覆盖基准点或其空旷区域。应该注意，基准点标记的表面氧化可能降低它的可读性。E. 平整度(flatness)基准点标记的表面平整度应该在15微米
13、0.0006之内。F. 边缘距离基准点要距离印制板边缘至少5.0mm0.200(SMEMA的标准传输空隙)，并满足最小的基准点空旷度要求。G. 对比度当基准点标记与印制板的基质材料之间出现高对比度时可达到最佳的性能。如图3-15所示，将全局或组合板的基准点位于一个三点基于格栅的数据系统中是一个很好的设计。第一个基准点位于0,0位置。第二和第三个基准点位于正象限中从0,0点出发的X与Y的方向上。全局基准点应该位于那些含有表面贴装以及通孔元件的所有印制板的顶层和底层，因为甚至通孔装配系统也正开始利用视觉对准系统。图3-15、印刷电路板上的基准点位置所有的密间距元件都应该有两个局部基准点系统设计在该
14、元件焊盘图案内，以保证每次当元件在板上贴装、取下和/或更换时有足够的基准点。所有基准点都应该有一个足够大的阻焊(soldermask)开口，以保持光学目标绝对不受阻焊的干扰。如果阻焊要在光学目标上，那么一些视觉对中系统可能造成由于目标点的对比度不够而不起作用。对于所有基准点的内层背景必须相同。即，如果实心铜板在基准点下面表层以下的层面上，所有基准点都必须也是这样。如果基准点下没有铜，那么所有都必须没有。3.6.2 导体3.6.2.1 导线宽度与空隙 在SMT设计中元件密度的增加要求使用更细的导线密度和导线之间间隙，印制板层数的增加要求使用更多的通路孔来这些所增加层之间的必要连接。图3-6显示S
15、MT和密间距技术(FPT)对印制板几何参数的影响。图3-16、封装与几何形状几何参数2.54mm间距1.25mm间距0.63mm间距引脚数864812484244贴装公差0.25 mm0.125 mm0.05 mm导线/空隙0.3 mm0.15 mm0.125 mm焊盘1.5 mm0.75 mm0.63 mm孔1.0 mm0.4 mm0.40 mm圆环0.25 mm0.2 mm0.125 mm今天，0.15mm0.006的导线宽度/间隙已经变得普遍了，已经基本上取代0.3mm 0.012的线/空隙作为一个普遍使用的几何参数(见图3-17)。随着越来越多的密间距(包括Tape Automated
16、 Bonding)元件在印制板上使用，0.125mm0.005的几何参数可能用于更多的SMT板中，以减少层数。图3-18显示一个有通路孔在1.0mm0.050中心上的栅格布线分析。在左边列出有实际布线通道的布线栅格，用实心三角点标出。可以看到，用放置在1.0mm0.040中心上通路孔的SMT几何参数，在使用0.3mm0.012栅格和0.15mm0.006导线宽度/间隙的焊盘之间有一条布线通道。0.25mm0.010底面布线栅格和0.125mm0.005的导线在通路孔之间有两个布线通道。图3-17、表面贴装导线宽度/间隙与布线栅格布线栅格最小导线/间隙制造公差0.63 mm0.3/0.2 mm0
17、.1 mm0.5 mm0.2/0.2 mm0.1 mm0.4 mm0.2/0.15 mm0.05 mm0.3 mm0.15/0.1 mm0.05 mm0.25 mm0.10/0.10 mm0.05 mm图3-18、有在1.0mm0.040中心上通路孔的多层板截面图3.6.2.2 表面导线 连接到焊盘区域的宽导线可能有偷锡的作用，将焊锡从焊盘上吸到导线上。而且，如果导线去到连接内层电源或地线板的通路孔，宽的导线可以起散热片的作用，在回流焊接期间将热量从焊盘/引脚区域带走，造成冷焊锡点。A. 当导线进入焊盘区域时将它变窄。最大的导线宽度应该是0.25mm0.010(见图3-19)。最小的导线长度应
18、该是0.25mm。这个缩颈提供一个有效的焊锡堤档，消除使用阻焊来防止焊锡从元件焊盘迁移走的需要。 B. 只按图3-20、3-21所示的那样将导线布给焊盘。这防止分立元件在回流焊接期间的移动。在有源IC的情况中，这种布线几何形状将允许设计者为表面布线或焊盘帽（无表面布线）的印制板结构使用相同的库形状。另外，使用这个通用库形状允许在设计过程中两种结构中流之间的转换容易，不需要改变或编辑元件库。无任在哪一种情况，都保持了100%的测试点访问。如果要求较宽的导线，通路孔焊盘尺寸要相应地减小，以允许在导线和焊盘之间有足够的空隙。 C. 使用裸铜上的阻焊涂层(SMOBC, Solder Mask Over
19、 Bare Copper)或者已经选择性地去掉电镀层的铜。阻焊与裸铜提供焊锡迁移的一个有效障碍。这可能提供足够的保护，甚至如果选项A和B被忽视。 图3-20、导线布线图3-21、表面布线几何形状3.6.2.3 内层导线 使用0.2mm0.008的导线和间隙经常是层数增加，因为在1.27mm0.050中心上通路孔之间没有可用的布线通道。就是由于这个原因，SMT设计使用越来越多的0.15mm0.006导线，大量使用FPT的设计也增加使用0.125mm0.005的导线和空隙。图3-22和3-23显示使用0.15mm和0.125mm0.006和0.005几何参数的焊盘之间可获得的布线通道数量。由于导线宽度控制在印制板外层上的维持困难得多，所以将这些细的几何形状只保持在多层印制板的内层会更好一点。这样做可以减少阻焊的需要，戏剧性的改善制造合格率。一般，选择使用较细的几何形状是由于要减少层数的需要所推动的。减少层数经常可以减少整个板的厚度，改善小孔钻孔的纵横比。图3-22、导线布线能力测试方案图3-23、28引脚的SOIC焊盘图形下的布线通道
