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1、第三章 时序逻辑,3-1锁存器、触发器,3-2 寄存器和移位寄存器,3-4 同步时序逻辑的分析与设计,3-5 异步时序逻辑的分析与设计,3-3 计数器,3-0 时序逻辑的概念及特点,电路任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。,电路任意时刻的输出不仅取决于该时刻的输入，而且与电路原来的状态有关。,组合逻辑电路：,时序逻辑电路：,3-0 时序逻辑的概念及特点,时序逻辑电路模型：,输入分为：外部输入 x1 xp ；内部输入 y1 yv输出分为：外部输出 z1 zq ；内部输出 w1 wu,对于组合逻辑部分，,存储电路接收 w1 wu，并予以记忆，输出 y1 yv ；,y1 yv
2、 称为时序逻辑电路的状态。,一般，电路的状态在输入发生变化前后是不一样的，分别称为现态和次态，记为 y（n）和 y（n+1），简记为 y 和 y（n+1） 。,w 称为激励函数。,（1）式称为输出函数，（2）式称为次态函数。,（1）（2）,存储电路由若干触发器组成。,3-1 锁存器、触发器,具有记忆功能的电子器件。,（1） 触发器的定义：,有两个稳定状态: “0”状态、“1”状态；,有两个互补的输出端: Q 和 ,用于指示当前所处的状态。“1”态时Q端输出高电平，“0”态时Q端输出低电平。,有一组输入信号：通常为13个，作用 ：令触发器状态发生转移。,现态：输入作用前的状态，记作 和 。次态：
3、输入作用后的状态，记作 和 。,（2）触发器特点：,（3）分类：,本节重点:,外部逻辑功能、触发方式。,电路,逻辑符号,R （Reset） ：复位端S （Set） ： 置位端,（1）电路及逻辑符号,3-1-1 基本R-S锁存器,（注意小圆圈的位置）,（2）工作原理,若R = 1、S = 1，则：,若R = 0、S = 1，则：,只要保持R = 1、S = 1不变，状态将一直保持下去。,R = 0、S = 1，使R-S触发器置0。,若R = 1、S = 0，则：,若R = 0、S = 0，则：,在 R = 0、S = 0期间：,当返回 R = 1、S = 1 时：状态不确定。,保证R-S触发器正
4、常工作必须满足的条件： R 和 S 不能同时为0。,R = 1、S = 0，使R-S触发器置1。,结论： （1） 不论现态是什么， 在 R 端施加低电平能将现态强制性地转换到 “0” 态； 在 S 端施加低电平能将现态强制性地转换到 “1” 态； R 和 S 不能同时施加低电平。 （2） R 和 S端的有效电平为低电平。,（3）基本RS触发器的描述,功能表,状态表,次态卡诺图,状态方程,状态转换图,3-1-2 门控R-S锁存器,基本R-S锁存器的缺点： （1） 存在约束关系，操作不便； （2） 对R、S要求严格，要相互配合，准确实时。,基本R-S触发器,控制门,（1）工作原理：,当 CP=0
5、时，G3、G4门被封锁，不管R、S如何变化，G3、G4门都输出1。触发器的状态不会改变。,当 CP=1 时，G3、G4开放，R、S经过G3、G4门反相后，分别施加到G1、G2门。,注意：有效电平变为高电平。,（2）逻辑符,注意： （1） R、S 端无小圆圈，即高电平为有效电平； （2） EN（门控端）无小圆圈，即高电平期间CP有效。,（3）功能表,（5）状态转换图,（4）状态表,由状态表或状态图可作出次态的卡诺图,（5）次态卡诺图,（6）特征方程,由卡诺图化简可得到次态方程,1） 降低了对R、S信号变化的实时性要求。 当EN处于无效电平时，封锁了电路的输入，在EN作用之前， 有足够的时间准备好
6、R、S信号； 当时钟作用时，R、S信号已稳定，触发器就能可靠地按要求翻转。 通常，时钟信号就是同步时序逻辑的公共时钟，整个电路按时钟节拍有序工作。 2）仍然存在约束条件，存在“空翻”。 在钟控有效期间，如果输入信号发生多次变化，将引起触发器发生多次翻转，其中只有某一次翻转是我们所希望的，其它翻转称为 “空翻”。,（7）门控R-S触发器的特点：,3-1-3 钟控D触发器,（1）目的：解决输入约束问题。,（2）电路与逻辑符号,基本R-S锁存器,控制门,电路,逻辑符号,（1） CP = 0：G3、G4被封锁，D的变化不能传 到G1、G2，触发器保持状态。（2） CP = 1：G3、G4门开放，D经G
7、3、G4转换 成一对互补信号送到G1、G2。 若D = 0，则RS=01，Q = 0； 若D = 1，则RS=10，Q = 1。,（3）工作原理：,结论： （1）RS不可能为00，从而消除了状态不确定， 解决了输入约束问题。 （2）“空翻”现象依然存在。,（4）钟控D锁存器的描述：, 功能表, 状态表, 状态图, 特征方程, 次态卡诺图,（CP=1期间有效）,多次变化,补充：钟控D触发器的“空翻”现象,理想情况,实际情况,3-1-4 维持阻塞D触发器,（1）目的：解决“空翻”问题。,（2）电路与逻辑符号,注意：时钟输入端无小圆圈，表示上升沿触发,，上升沿：,，,（3）功能分析,当CP0时，Q和
8、 保持原来状态不变。,RD：直接复位端， 低电平有效；SD ：直接置位端， 低电平有效；注意：不允许RD和 SD同时有效。,RD和SD的用途：,当CP由0变1时，互补数据进入RS触发器。,当CP1时， Q和 保持原来状态不变。,（4）功能表：,3-1-5 J-K触发器,（1）目的：,（2）电路与逻辑符号,（1）自动翻转功能；（2）现态保持功能。,1,0,1,1,0,0,1,CP=0时，状态不变。,（3）功能分析,0,1,1,0,0,0,1,1,1,CP=1时，J=K=0，状态不变。,0,1,1,1,1,0,0,0,1,CP=1时，J=1，K=0，置1态。,0,1,1,1,1,0,1,0,0,C
9、P=1时，J=0，K=1，置0态。,0,1,0,1,1,1,0,1,1,CP=1时，J=K=1，翻转。,JK=00时不变JK=01时置0JK=10时置1JK=11时翻转,（4）功能表,CP=1期间有效,（5）特征方程,在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。,（6）状态图,（7）波形图,3-1-6 主从J-K触发器,（1）目的：,（2）电路与逻辑符号,改进电路，克服CP =1时存在的空翻。,注意：时钟输入端有小圆圈，表示下降沿触发,主触发器： CP上升沿触发后，从触发器维持前一状态不变。 因有从触发器前一状态的
10、封锁，主触发器不会发 生空翻。,1）后沿型触发器，无空翻现象发生。2）有两个输入使能端，具有4种功能，便于使用。 3）CP上升沿采样J-K值，CP下降沿新状态才被输出。,从触发器： CP下跳沿触发，将主触发器的状态置入从触发器。,（3）构成：,（4）主从J-K触发器的特点：,（5）主从J-K触发器的描述：, 功能表, 状态表, 状态图, 特征方程, 次态卡诺图,3-1-7 T触发器,（1）目的：,（2）构成：,实际中仅需要自动翻转和现态保持功能。,仅需将J-K端连起来作为T输入端。, 功能表, 状态表, 特征方程,（3）T触发器的描述：, 状态图, 次态卡诺图,触发器输出端Q或输出高电平时的对
11、地电压为VOH，输出低电平时的对地电压为VOL。,直流参数,3-1-9 触发器的主要特性参数,（1）电源电流IE,触发器的所有输入端接无效电平，输出端悬空时，电源向触发器提供的电流。,（2）低电平输入电流IIL和高电平输入电流IIH,测试条件：触发器输出端悬空。 IIL：某输入端接地，从该输入端流出的电流。 IIH：触发器某输入端接电源，流进该输入端的电流。,（3）输出高电平VOH和输出低电平VOL,开关参数,（1）最高时钟频率fmax 触发器在计数状态下能正常工作的最高工作频率，是标志 触发器工作速度高低的一个重要指标。（2）对时钟信号的延迟时间（tCPLH和tCPHL） 从时钟脉冲的触发沿
12、到触发器输出端由0状态变到1状态的 延迟时间为tCPLH。 从时钟脉冲的触发沿到触发器输出端由1状态变到0状态的 延迟时间为tCPHL。 一般，tCPLH比tCPHL约大一级门的延迟时间。（3）对置0端 RD 或置1端 SD 的延迟时间tRLH、tRHL或tSLH、tSHL 从置0脉冲的触发沿到输出端由0变为1的延迟时间为tRLH， 到输出端由1变为0的延迟时间为tRHL。 从置1脉冲的触发沿到输出端由0变为1 的延迟时间为tSLH， 到输出端由1变为0的延迟时间为tSHL。,了解时序逻辑电路的特征：具有记忆能力。,掌握基本R-S触发器的工作原理、触发特性。,掌握现态、次态、特征方程的概念。,熟悉各类触发器的逻辑符号、功能表、状态转换图、特征方程。,课后作业： P96T3、T4、T5、T6,
