《Quartus II21 基本设计流程.docx》由会员分享，可在线阅读，更多相关《Quartus II21 基本设计流程.docx（21页珍藏版）》请在三一办公上搜索。
1、第2章 Quartus 应用向导Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能
2、模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放EDA工具。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus
3、II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。 Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Q
4、uartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。支持MAX7000/MAX3000等乘积项器件2.1 基本设计流程 本节以十进制计数器为例，通过实现流程，详细介绍Quartus II的重要功能和使用方法 2.1.1建立工作库文件和编辑设计文件任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。此文件夹将被ED
5、A软件默认为工作库（Work Library）。一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。在建立了文件夹后就可以将设计文件通过QuartusII的文本编辑器编辑并存盘。（注意不要将文件夹设在计算机已有的安装目录中，更不要将工程文件直接放在安装目录中）（1）新建一个文件夹。这里假设本项设计的文件夹取名为jsq，在E盘中，路径为E:jsq 。注意，文件夹名不能用中文，也最好不要用数字。（2）输入源程序。打开计算机桌面上图表，选择菜单FileNew，出现如图2.1.1所示见面，在New窗口Device Design Files中选择编译文件的语言类型，这
6、里选择VHDL File,选好后用鼠标左键单击OK按钮，出现源程序输入窗口如图2.1.2所示（以十进制为例）。图2.1.1 选择编译文件的语言类型图2.1.2 源程序输入窗口十进制计数器源程序如下： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHI
7、TECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -计数器异步复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN = 1 THEN -检测是否允许计数（同步使能） IF CQI 0); -大于9，计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; -计数大于9，输
8、出进位信号 ELSE COUT = 0; END IF; CQ = CQI; -将计数值向端口输出 END PROCESS;END behav;（3）文件存盘 选择FileSave As命令，找到已建立的文件夹E: jsq，存盘文件名应与实体的名字一致，即CNT10，其界面窗口如图2.1.3所示。图2.1.3 文件存盘单击“否（N）”按钮，则按以下方法进入创建工程流程。2.1.2创建工程使用New Project Wizard可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA工具，以及目标器件系列和具体器件等。（1）
9、打开建立新工程管理窗选择FileNew Preject Wizard工具选项创建设计工程命令，即弹出“工程设置”对话框如图2.1.4所示，单击对话框最上第一栏右侧的“”按钮，找到文件夹E:jsq，选种已存盘的文件CNT10，再单击打开按钮，既出现如图2.4.1所示的设置情况。对话框中第一行表示工程所在的工作库文件夹，第二行表示此项工程的工程名，第三行表示顶层文件的实体名。图2.1.4 利用New Preject Wizard创建工程CNT10（2）将设计文件加入工程中单击图2.1.4中下方的Next按钮，出现如图2.1.5所示的对话框，在弹出的对话框中单击File name栏的按钮，将与工程相
10、关的所有VHDL文件加入此工程，加入完成后单击Next按钮。此工程加入的方法有两种：第一种是单击Add All按钮，将设定的工程目录中的所有VHDL文件加入到工程文件栏中；第二种方法是单击“Add ”按钮，从工程目录中选出相关的VHDL文件。图2.1.5 将所有的工程VHDL文件加入此工程图（3）选择仿真器、综合器和目标器件的类型单击图2.1.5中Next按钮，即弹出如图2.1.6所示的仿真器和综合器及目标器件对话框。其仿真器和综合器及目标器件设置如图2.1.6所示。首先在 Famil 栏选芯片系列，在此选Cyclone系列,在有效器件列表中选择专用器件,分别选择封装形式为PQFP,引脚输出2
11、40，器件速度级别为8，选择此系列的具体芯片是EP1C6Q240C8, 这里EP1C6表示Cyclone系列及此器件的规模。设计完成后单击Finish按钮。在有效器件列表中选择专用器件目标器件族、系列图2.1.6 仿真器和综合器类型设置图(4)工具设置.单击图2.1.6中的Next按钮后,弹出图2.1.7所示工具设置窗口,此窗口有3项选择.EDA design entry/synthesis用于选择输入的HDL类型和综合工具.EDA simulation用于选择仿真工具.EDA timing analysis tool用于选择时序分析工具,这是除Cyclone自含的所有设计工具以外的外加的工具
12、,因此,如果都不做选择,表示选择Cyclone自含的所有工具.在此例中这3项都不做选择,单击Next后即弹出图2.1.8所示”工程设置统计”窗口.最后单击图2.1.8中Finish,即已设定好此工程,并出现CNT10的工程管理窗口.Quartus 将工程信息存储在工程配置文件中,它包含有关Quartus 工程的所有信息,包括设计文件、波形文件、Signa1Tap 文件、内存初始化文件等，以及构成工程的编译器、仿真器和软件构建设置。 建立工程后，可以使用工具栏的ProjectADD/Remove Files Project页在工程中添加和删除、设计其它文件，在执行Quartus 的Analysi
13、s &Synthesis期间，Quartus 将按ADD/Remove Files Project页中显示的顺序处理文件。图2.1.7 工具设置窗口图2.1.8“工程设置统计”窗口2.1.3 编译前设置 选择FPGA目标芯片。目标芯片的选择也可以这样来实现：选择Assignmemts菜单中的settings项，可以弹出图2.1.9对话框。选择配置器件的工作方式。单击图2.1.9中的Device & Pin Options按钮，进入选择窗，这将弹出Device & Pin Options窗口，其对话框如图2.1.10所示。在Configuration选项页，选择配置器件为EPCS4，其配置模式可
14、选择Active Serial。这种方式只对专用的Flash技术的配置器件（专用于Cyclone系列FPGA的EPCS4和EPCS1等）进行编程。注意，PC机对FPGA的直接配置方式都是JTAG方式，而对于FPGA进行所谓“掉电保护式”编程通常有两种：主动串行模式（AS Mode）和被动串行模式（PS Mode）。对EPCS1/EPCS4的编程必须用AS Mode。图2.1.9选择FPGA目标芯片图2.1.10 选择配置器件工作方式图2.1.4全程编译Quartus II编译器是由一系列处理模块构成的，这些模块负责对设计项目的检错，逻辑综合、结构综合、输出结果的编辑配置，以及时序分析。在这一过
15、程中，将设计项目适配到FPGA/CPLD目标器中，同时产生多种用途的输出文件，如功能和时序信息文件、器件编程的目标文件等。编译器首先检查出工程设计文件中可能错误信息，供设计者排除。然后产生一个结构化的以网表文件表达的电路原理图文件。编译前首先选择Processing菜单的Start Compilation项，启动全程编译。这里所谓的全程编译（Compilation）包括以上提到的Quartus II对设计输入的多项处理操作，其中包括排错、数据网表文件提取、逻辑综合、适配、装配文件（仿真文件与编程配置文件）生成，以及基于目标器件的工程时序分析等。编译过程中要注意工程管理窗下方的“Processi
16、ng”栏中的编译信息。如果工程中的文件有错误，启动编译后在下方的Processing处理栏中会显示出来，如图2.1.11所示。对于Processing栏显示出的语句格式错误，可双击错误信息条文，即弹出对应的vhdl文件，在深色标记条处即为文件中的错误，再次进行编译直至排除所有错误。如果编译成功，可以见到如图2.1.11所示的工程管理窗的左上角显示了工程cnt10的层次结构和其中结构模块耗用的逻辑宏单元数；在此栏下是编译处理流程，包括数据网表建立、逻辑综合、适配、配置文件装配和时序分析等。最下栏是编译处理信息；中栏（Compilation Report栏）是编译报告项目选择菜单，点击其中各项可以
17、详细了解编译与分析结果。图2.1.11 全程编译后信息图2.1.5时序仿真对工程编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。以VWF文件方式的仿真流程的详细步骤如下： （1）打开波形编辑器。选择菜单File中的New项，在New窗口中选择Other Files中的Vector Waveform File如图2.1.12所示，单击OK按钮，即出现空白的波形编辑器如图2.1.13所示，注意将窗口扩大，以利观察。图2.1.12 选择编辑矢量波形文件图2.1.13 波形编辑器（2）设置仿真时间区域，对于时序仿真来说，将仿真时间设置在一个合理的时间区域上十分重要。通
18、常设置时间范围在数十微妙间。首先在Edit菜单中选择End Time项，即弹出如图2.1.14所示窗口。在此例中整个仿真时间设置为10s，单击OK按钮结束设置。图2.1.14 设置仿真时间长度（3）将工程CNT10的端口信号节点选入波形编辑器中。方法是首先选择View 菜单中的Utility Windows项的Node Finder项。弹出的对话框如图2.1.15所示，在Filter框中选Pins : all（通常已默认选此项），然后单击List按钮，于是在下方的Nodes Found窗口中出现设计中的CNT10工程的所有端口引脚名。图2.1.15 CNT10的信号节点注意如果此对话框中的“L
19、ist”不显示CNT10工程的端口引脚名，需要重新编译一次，即选择ProcessingStart Compilation，然后再重复以上操作过程。最后，用鼠标将重要的端口节点CLK、EN、RST、COUT和输出总线信号CQ分别拖到波形编辑窗，结束后关闭Nodes Found窗口。单击波形窗左侧的“全屏显示”按钮，使全屏显示，并单击“放大缩小”按钮后(注意：左键放大，右键缩小)，再用鼠标在波形编辑区域右键单击，使仿真坐标处于适当位置，如图2.1.16所示，这时仿真时间横坐标设定在数十微秒数量级。设定仿真时间宽度,选择Edit项及其End time选项，在End time选择窗中选择适当的仿真时间
20、域，如可选10us，以便有足够长的观察时间。图2.1.16 拖入节点后波形编辑器（4）波形文件存盘。选择File中的Save as，将以默认名为CNT10.vwf的波形文件存入文件夹E:jsq中,即出现如图2.1.17所示的激励波形文件存盘窗口。图2.1.17 vwf激励波形文件存盘（5）编辑输入波形（输入激励信号）。用鼠标左键单击图2.1.16所示窗口的时钟信号名CLK，使之变成蓝色条，再单击左列的时钟设置键，即弹出如图2.1.18时钟脉冲周期及占空比设置窗口，在图中的上部份是已经设置好了的仿真时间区域为10s，这里不需要改变，下部分CLK的时钟周期设置为50ns；Clock窗口中的Duty
21、 cycle是占空比，默认为50，即50%占空比。然后再分别设置EN和RST的电平，RST为复位端，EN为使能端。最后设置好的激励信号波形如图2.1.19所示。图2.1.18 时钟脉冲周期及占空比设置窗口图2.1.19 设置好的激励信号波形图（6）总线数据格式设置。单击如图2.1.19所示的输出信号“CQ”左旁的“+”，则能展开此总线中的所有信号；如果双击此“+”号左旁的信号标记，将弹出对该信号数据格式设置的对话框如图2.1.20所示。在该对话框的Radix栏有4种选择，这里可选择无符号十进制整数Unsigned Decimal表达方式。最后对波形文件再次存盘。图2.1.20 信号数据格式设置
22、图（7）仿真方式的选择 在Quartur软件中仿真方式有两种，功能仿真和时序仿真，此例选择功能仿真，方法是：在工具栏中选择processingSimulater Tool即弹出如图2.1.21仿真方式选择窗口，在窗口Simulater mode处是时序仿真和功能仿真选择窗口，此例选择功能仿真Functionl。选好后单击Generate Functional Simulater Nellist按钮，再单击确定按钮，最后再单击图2.1.21中的start按钮，即完成仿真方式的确定。 图2.1.21 仿真方式选择窗口（8）仿真器参数设置 选择菜单AssignmentSettings,即弹出如图2.
23、1.22选择仿真参数设置窗口，此例中选择的参数如图2.1.22所示。图2.1.22 选择仿真参数设置窗口（9）启动仿真器。现在所有设置进行完毕，在菜单Processing项下选择Start Simulation，也可以选择工具栏上的图表。 （8）观察仿真结果。仿真波形文件“Simulation Report”通常会自动弹出如2.1.23所示仿真结果。同时在图2.1.23窗口中用鼠标右键单击选择ZoomFit in window（即选择全时域显示）。如果在启动仿真运行后，并没有出现仿真完成后的波形图，而是出现文字“Cant open Simulation Report Window”,但报告仿真成功，则可自己打开波形报告，选择ProcessingSimulation Report. 图2.1.23 仿真波形输出结果2.1.6应用RTL电路图观察器 选择方法是ToolsNetlist Viewers在出现的下拉菜单中有四个选项，此例中选择第一项RTL Viewer，即HDL的RTL级图形观测器,选好后将自动弹出如图2.1.24所示RTL电路。图2.1.24 RTL电路 对于较复杂的RTL电路，可利用功能过滤器Filter简化电路，即用右健单击该模块，在弹出的下拉菜单中选择Filter项的Sources或Destinations，由此产生相应的电路。49
