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1、 高性能锁相环高性能锁相环 PE3293 及其应用及其应用 摘要：在无线通信中，降低频率合成器的相位噪声和抑制其相应的寄生输出，一直是设计者追求的目标。PE3293 是 Peregrine 公司生产的高性能.GHz550MHz 双模整数分频集成锁相环电路，它具有超低的寄生输出。文中介绍了 PE3293 的特点功能和组成原理， 给出了 PE3293 在频率综合器设计中的应用电路。 关键词：频率合成器；相位噪声；寄生输出；PLL；PE3293 引言 在无线应用中，相位噪声和寄生输出是频率合成器的关键参数。、和等相位调制蜂窝系统的系统设计均需要低噪声的频率合成模块，同时频率切换时间和寄生输出的抑制对
2、系统也很重要。频率合成器作为一种高质量的信号源，与电子系统的性能有很大关系。在通信系统中，使用高稳定的信号源， 可以充分利用频率资源。实际上，在电子对抗、 导航等电子系统中，高指标的信号源会给系统带来良好的性价比，从而为系统设计师提供可靠的技术保障。 频率合成主要有直接式、锁相式和直接数字式三种方法。其中直接式频率合成法由于输出的谐波、噪声及寄生频率均难以抑制而较少采用；目前广泛采用的直接数字式频率合成方法也面临输出频率上限难以提高和寄生输出难以抑制两个难题。而锁相式频率合成器是七十年代锁相技术发展和应用的结果，随着集成化程度的越来越高，各种控制电路、程序分频器、鉴频鉴相器等数字电路目前已可集
3、成到一个芯片中。因此，现在，许多微波和毫米波频率合成器的设计往往采用锁相式的频率合成方法来实现。 的特点功能 主要特点 是公司生产的一款高性能双模整数分频集成锁相环，它内部集成了脉冲整形电路、鉴频鉴相器电路、预分频、程序分频器、和两个双模式分频器、控制电路和锁相指示等电路。由于该采用了的 专利技术，因此，它的寄生输出成分在整个工作频段内都极低。具有以下特点： 采用先进的寄生输出抑制技术，具有非常好的相位噪声特性和较高的频率稳定度； 具有和两个双模式分频器其中前者的工作频率能达到，后者的工作频率能达到； 功耗很小，采用双环工作模式时，其典型工作电流为； 工作电压为； 具有脚和脚两种封装形式； 可
4、用于基站、和手持式无线产品中。 引脚说明 具有图和图所示的两种封装形式其中 脚封装只比脚封装多个保留引脚，其余引脚的引脚定义均相同，表所列是脚封装的引脚定义。 表 1 PE3293（以 20 脚 TSSOP 封装为例）的引脚定义 序 号 名 称 类 型 功 能 描 述 1 N/C 不连接 2 VDD 电源，2.73.3V，需用一个电容就近旁路接地 3 CP1 输出 PLL1 内部的脉冲成形输出，用作外部 VCO 的输入驱动 4 GND 地端 5 fin1 输入 从 PLL1（RR）VCO 来的预分频器输入，最大频率为 1.8GHz 6 Dec1 PLL1 的电源去耦端，有必要用一个电容就近接地
5、 7 VDD1 PLL1 预分频器的电源，一般经 3.3k的电阻连到 VDD 8 fr 输入 参考频率输入 9 GND 地端 10 f0LD 输出 复用器输出，包括 PLL1 和 PLL2 主计数器或参考计数器输出/时钟检测信号，以及移位寄存器移出数据 11 Clock 输入 CMOS 时钟输入，在时钟信号的上升沿，各种计数器的串行数据将送入 21bit 的移位寄存器 12 Data 输入 二进制串行数据输入，为 CMOS 输入数据，MSB 先，2bit 的LSB 为控制比特 13 LE 输入 负载使能 CMOS 入， 当 LE 为高时， 21bit 的串行移位移位寄存器中的数据字将被送入相应
6、的四个锁存器之一中（由控制比特决定） 14 VDD2 输出 PLL1 预分频器的电源，使用时经 3.3k的电阻连到 VDD0 15 Dec2 输出 PLL1 的电源去耦端，有必要用一个电容就近接地 16 fin2 输入 从 PLL1（IF）VCO 来的预分频器输入，最大频率为 500MHz 17 GND 地端 18 CP2 输出 PLL1 内部的脉冲成形输出，用作外部 VCO 的输入驱动 19 VDD 2.73.3V 电源，需经一个电容就近接地 20 VDD 电源，2.73.3V，需经一个电容就近接地 的组成原理 的功能原理框图如图所示，它主要由串行控制寄存器、一个复用输出器以及锁相环和组成。
7、每个都有一组除的整数主计数器、一个参考计数器、一个鉴相器以及带内部补偿电路的内部脉冲成形器，而每个除的整数主计数器则包括一个内部双模预分频器，可用作计数和小数累加。 串行数据输入端输入的数据可在时钟 的上升沿逐次移入的移位寄存器，其中最先输入，当为高时，数据送入最后位地址位所决定的的移位寄存器的相应地址中。图所示是的寄存器位。如果将用作数据输出，那么移位寄存器中的 的内容将在 的下降沿送入，这样，和相应的器件就构成了环状结构。 （）的频率的大小与的值有关，它们之间的关系如下： ()() 值得注意的是，为了获得连续的信道，必须满足小于等于，而且必须大于等于倍的（）。 （）的频率的大小与的值有关，
8、它们的关系如下： ()() 同理，为了获得连续的信道，必须满足小于等于，必须大于等于倍的（）。 可用于决定的分频比，如果为偶整数，那么，可自动化简分频数。比如，等于时分数将自动化简为这样，分母就可能为，和。相应地，可用于决定的分频比。 的典型应用电路 非常适合基于基站的无线通信系统，它能保持很低的相位噪声和寄生输出成分，而且功耗非常低，使用也很方便，几乎不需要多少外围电路。它的另一个优点是具有一个高阻输入引脚，因此这就避免了在、和电路中使用功分器的麻烦。 在频率综合器的设计中，环路滤波器的优化设计要权衡很多因素，环路带宽一般定为步进频率的。对二阶环来说，可以提供快速的锁定时间，而且环路带宽的增
9、加还可以减少锁定时间，但过宽又会导致系统稳定性变差。如果对锁定时间的要求不是很高的话，较窄的二阶环可残留较少的而且不需要增加额外的器件；而三阶环在锁定时间和残留中可进行较好的协调。器件中的自带接地电容和成形电路，其中自带的接地电容，而自带的接地电容。对于窄带环路滤波来说，这些电容是相对透明的。但随着环路带宽的增加，内部电容将起主要作用，它将限制环路带宽。而对大多数应用系统来说，这不是考虑的主要因素。比如，当用作步进频率为时，环路带宽可以为。这对于二阶环和三阶环的环路滤波器的设计来说，利用公司的软件很容易实现。该软件可以在公司的主页上免费下载。 数据输入端输入的数据在时钟输入 的上升沿逐次移入的
10、移位寄存器且()在先，因此，当为高时，数据送入由图所示的最后位地址位所决定的移位寄存器的相应地址中。比如，当程序对计数器进行控制 时，送入寄存器的最后两比特(, )应为(,)，计数器中的比特位可以按表设置。 因此， 在正常情况下， 即使不用 也应设为。应注意的是，的工作模式、鉴相器极性和功率控制均可以由和来控制。 表 2 PE3293 的计数器设计表 分频比 MSB LSB 地址位 S11 S10 S9 S8 S7 S1 S0 A14 A13 A12 A11 A10 1 1 0 0 0 0 0 0 1 1 1 0 0 0 0 1 1 1 2 0 0 0 1 0 1 1 - - - - - - 1 1 31 1 1 1 1 1 1 1 在该频率合成器的程序控制中，如果控制引脚处于低阻状态，将有可能产生频率波动现象，这种情况可以通过的串联电阻来解决。在图中，第、和为保留引脚，可以将其连接到地或电源。为了获得最好的效果，（第脚）应尽可能地靠近这些引脚，并对部分接地引线采用布局布线技术，以免引入干扰。 结语 本文介绍了的基本原理和应用方法，利用该专用集成芯片设计的频率合成器具有较好的相位噪声特性、锁定时间和抑制寄生输出。在偏置为时，该器件的相位噪声小于，寄生输出小于；步进为时，锁定时间小于。
