《数字逻辑设计第8章ppt课件.ppt》由会员分享，可在线阅读，更多相关《数字逻辑设计第8章ppt课件.ppt（116页珍藏版）》请在三一办公上搜索。
1、例 题,例：试用D触发器和门电路设计一个状态转换为024130的模5同步计数器。,解：1）触发器个数,2）转移表,3）最小成本设计,检查能否自启动,若采用风险最小的设计呢？,例 题,例：用D触发器设计一个频率相同的三相脉冲发生器，三相脉冲Q1、Q2、Q3如图所示。,3,例 题,试画出010序列检测器的状态图或状态表。已知此检测器的输入、输出序列如下： 1）序列不可重叠输入X：0 0 1 0 1 0 1 0 0 1 1 0 1 0 0输出Z：0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 02）序列可重叠输入X：0 0 1 0 1 0 1 0 0 1 1 0 1 0 0输出Z：0 0
2、 0 1 0 1 0 1 0 0 0 0 0 1 0 0,4,时钟同步状态机结构,5,保持时间容限,6,8.2 Latched and Flip-Flops,SSI latches and flip-flops,D latch,7,Multibit Registers and Latches,锁存器的应用, 多位锁存器,寄存器（register）共用同一时钟的多个D 触发器组合在一起通常用来存储一组相关的二进制数。,8,4-bit register 74x175,6-bit register 74x174,9,8-bit register,74x374（三态输出）,10,74x377（使能）,
3、74x374（输出使能）,11,74x377（使能）,二选一多路复用结构,12,寄存器（register）和锁存器（latch）有什么区别？ 寄存器：边沿触发特性 锁存器：C有效期间输出跟随输入变化,13,8.4 Counters,模（modulus）：循环中的状态个数模m计数器（又称 m分频计数器）n位二进制计数器,状态图中包含有一个循环的任何时钟时序电路,14,计数器的分类按时钟：同步、异步按计数方式：加法、减法、可逆按编码方式：二进制、十进制BCD码、循环码计数器的功能计数分频定时产生脉冲序列,15,行波计数器（ripple counter）,利用 T 触发器实现：,考虑二进制计数顺序：
4、只有当第 i-1 位由10时，第 i 位才翻转。,16,速度慢，,最坏情况，第n位要经过 ntTQ 的延迟时间, 异步计数器(Asynchronous Counters),17,同步二进制加法计数器,在多位二进制数的末位加 1，仅当第 i 位以下的各位都为 1 时，第 i 位的状态才会改变。最低位的状态每次加1都要改变。,利用有使能端的 T 触发器实现：,Q* = ENQ + ENQ = EN Q,通过EN端进行控制，需要翻转时，使 EN = 1 ENi = Qi-1 Qi-2 Q1 Q0,EN0 = ?,1,18,同步计数器,如何加入使能端？,19,有使能端的同步计数器,20,有使能端的同步
5、计数器,21,4位二进制计数器74x163,22,4位二进制计数器74x163,74x161异步清零,23,74x163工作于自由运行模式时的接线方法,24,自由运行的163可以用作2、4、8和16分频计数器,25,4位二进制计数器74x163,26,4位二进制计数器74x163,74x161异步清零,27,74x163工作于自由运行模式时的接线方法,28,自由运行的163可以用作2、4、8和16分频计数器,29,任意模值计数器,利用SSI器件构成 时钟同步状态机设计利用MSI计数芯片构成 利用n位二进制计数器实现模m计数器分两种情况考虑： m 2n, 清零法、置数法,30,用4位二进制计数器
6、74x163实现模11计数器,清零法,计数到1010时，利用同步清零端强制为0000。, m2n 情况,31,思考：如果是74x161（异步清零）怎么连接？,32,33,模10计数器,34,用4位二进制计数器74x163实现模11计数器,置数法, m2n 情况,计数到1111时，利用同步预置数端强制输出为0101,35,用4位二进制计数器74x163实现模11计数器,置数法, m2n 情况,计数到1111时，利用同步预置数端强制输出为0101,36,74x163用作余3码计数器,37,74x163用作余3码计数器,1100,38,Q3：十分频， 占空比50,39,74x163用作2421码计数
7、器,40,分析下面电路的模为多少？,QD QC QB QA0 0 0 00 1 1 00 1 1 11 0 0 01 1 1 01 1 1 1,QB多少分频？QD？,其它状态？,41,分析下面电路的模为多少？,模12计数器QD：12分频占空比50,42,利用74X163和必要的门电路设计一模14计数器，计数序列为：1、2、3、4、5、6、7、8、9、10、11、12、13、15、1、2.。完成设计并画出电路。,例 题,1101（13）后载入1111（15）；1111（15）后载入0001（1）；,43,1101（13）后载入1111（15）；1111（15）后载入0001（1）；,仿真波形：,
8、44,例 题,利用74x163设计一个模16的同步计数器，输入GO信号仅在计数输出为15时起作用，若输入GO信号为0，则计数器终止计数直至GO=1；若GO=1，则计数器又从0开始计数直至计至15。,GO信号如何接到ENP、ENT？,计满16个脉冲后会停下来，直至GO=1。,计数值不是1111，计数输出+1，计数使能CNTEN=1,计数值为1111，GO=1，计数输出+1，计数使能CNTEN=1,GO=0，计数输出不变，计数使能CNTEN=0,45,GO信号如何接到ENP、ENT？,计满16个脉冲后会停下来，直至GO=1。,计数值不是1111，计数输出+1，计数使能CNTEN=1,计数值为111
9、1，GO=1，计数输出+1，计数使能CNTEN=1,GO=0，计数输出不变，计数使能CNTEN=0,46,？,47,ENT用于级联使能，ENP用于一般使能。,48,其它MSI计数器,74x160、74x1621位十进制（BCD）加法计数器（异、同步清零）,QC、QD都是十分频，但占空比不是50,49,其它MSI计数器,74x169可逆计数器,74x160、74x1621位十进制（BCD）加法计数器（异、同步清零）,UP/DN,UP/DN = 1 加法计数（升序）UP/DN = 0 减法计数（降序）,50,计数器的级联,并行级联方式,51,思考：利用低位的进位控制高位的时钟行不行？,52,思考：
10、利用低位的进位控制高位的时钟行不行？,计数输出顺序有错，但模未改变,如何让计数输出顺序正确？,53,串行级联方式,54,模m计数器（ m 2n）,先进行级联，再整体置零或预置数例：用74x163构造模193计数器 两片163级联得8位二进制计数器（0255） 采用整体清零法，0192,55,模m计数器（ m 2n）,先进行级联，再整体置零或预置数例：用74x163构造模193计数器 两片163级联得8位二进制计数器（0255） 采用整体清零法，0192,若 m 可以分解：m = m1m2分别实现m1和m2，再级联, 采用整体预置数法，63255 25619363,56, 计数器的应用,57,D
11、ecoding Binary-Counter State,若在一次状态转移中有2位或多位计数位同时变化，译码器输出端可能会产生“尖峰脉冲” 功能性冒险,Function hazard,58,改进：消除“毛刺”,59,计数器的应用,序列信号发生器 例：在时钟作用下周期产生序列10101011，10101011，,MOORE机,8个状态,计数器+组合电路,60,计数器的应用,序列信号发生器 例：在时钟作用下周期产生序列10101011，10101011，,计数器+组合电路,61,计数器的应用,例：红绿灯信号发生器，输入时钟信号T=5s，要求周期产生绿灯30s，黄灯5s，红灯25s。,需要多少个状态
12、？,例：流水灯的设计任务：设计一个可以循环移动的流水灯，灯总数为8盏，具体要求如下：1、5亮，其余灭，右移三次后全灭4、8亮，其余灭，左移三次后全灭4、5亮，其余灭，各向两边移三次后全灭1、8亮，其余灭，各向中间移三次后全灭,计数器的应用,效果图,计数器的应用,任务分析,所要求的彩灯电路在某电路板上完成，该电路板能够提供48MHz标准时钟信号，附带有8个共阳的LED管可作为彩灯使用。因此要实现的电路的框图如图所示。,设计思路,根据要求，LED彩灯的花色变化为20步，这20步的变化是按顺序进行，周而复始的，因此，可以用一个具有20个状态的状态机实现，这20个状态构成一个单环，如图所示。,设计思路
13、,可以利用计数器产生着20个状态编码，用译码电路将对应的编码变为对应的LED显示码。电路框图如图所示,67,4位寄存器74x175,68,69,8.5 shift register（移位寄存器）,Serial-in, serial-out shift register,可以使一个信号延迟n 个时钟周期之后再输出,70,可以用来完成串并转换serial-to-parallelconversion,Structure of a serial-in, parallel-out shift register,71,多路复用结构,SERIN,Structure of a parallel-in, ser
14、ial-out shift register,72,SERIN,Structure of a parallel-in, parallel-out shift register,73,MSI shift registers,抑制时钟,74,4-bit universal shift register 74x194,左移输入,右移输入,75,保持,Qi* = S1S0Qi + S1S0Qi-1 + S1S0Qi+1 + S1S0INi,4-bit universal shift register 74x194,76,CLKCLRS1S0,移位寄存器的扩展,77,Shift-register cou
15、nters,D0 = F ( Q0 , Q1 , , Qn-1 ),一般结构：,78,1000,Ring counters（环型计数器）,Q0 Q1 Q2 Q3, 非自启动的,无效状态,D0 = Qn-1,79,自启动的自校正的,模4计数器,80,利用通用寄存器74x194实现环形计数器,Q0Q1Q2Q3,10,CLOCK,1000,Q0Q1Q2Q3,RESET载入,自校正的,81,扭环计数器（Johnson Counter）,D0 = Qn-1,0000,无效,有效的状态循环,82,自校正设计,1、确定有效的状态循环,2、对无效状态进行处理， 使其进入有效循环。,Q0 Q1 Q2 Q3,1,
16、有效,无效,1,D0 = Q3 + Q2Q1,83,= ( (Q2Q1) Q3),D0 = Q3 + Q2Q1,4位8状态自校正的Johnson计数器,84,利用通用寄存器74x194实现扭环计数器,S1S0接成左移形式,自校正改进：（法一）D0 = Q3 + Q2Q1,85,利用通用寄存器74x194实现扭环计数器,自校正改进：（法二）利用置数每当电路出现0XX0下一状态就是1000S0 = Q3Q0,86,n位移位寄存器能够构成模n的环形计数器n位移位寄存器能够构成模2n的扭环形计数器,移位寄存器计数器,问题：实现一个十进制计数器最少需要 个触发器？若用环形计数器形式，需要 位移位寄存器？
17、扭环形呢？,87,Shift-register counters,D0 = F ( Q0 , Q1 , , Qn-1 ),一般结构：,88,Ring counters（环型计数器）, 非自启动的,D0 = Qn-1,D0 = Qn-1,扭环计数器（Johnson Counter）,89,n位移位寄存器能够构成模n的环形计数器n位移位寄存器能够构成模2n的扭环形计数器,移位寄存器计数器,问题：实现一个十进制计数器最少需要 个触发器？若用环形计数器形式，需要 位移位寄存器？扭环形呢？,90,Linear Feedback shift-register（LFSR）counters,LFSR计数器 有
18、 2n-1 种有效状态, 最大长度序列发生器,利用反馈逻辑可以实现 模2模16 的计数器,91,全0态的下一状态？,反馈方程,Linear Feedback shift-register（LFSR）counters,92,100,状态序列？,3位LFSR计数器,如何加入000状态？,Linear Feedback shift-register（LFSR）counters,93,顺序脉冲发生器,利用移位寄存器构成 注意自校正（环形计数器）利用计数器和译码器构成 注意“毛刺”（二进制计数器的状态译码）,94,序列信号发生器, 用于产生一组特定的串行数字信号例：设计一个 00010111 序列信号发
19、生器利用触发器利用计数器利用移位寄存器,95,利用D触发器设计一个 00010111序列信号发生器,1、画状态转换图,2、状态编码,000111 表示 S0 S7,3、列状态转换输出表,4、得到激励方程和输出方程,5、得到电路图,00000011,产生序列00000011？,96,用计数器和数据选择器构成序列信号发生器,例：产生一个8位的序列信号 00010111,产生序列00000011？,97,用移位寄存器构成序列信号发生器,例：产生一个8位的序列信号 00010111,10111000,D = Q2Q1Q0 + Q2Q1 + Q2Q0,98,用移位寄存器构成序列信号发生器,例：产生一个8
20、位的序列信号 00010111,99,用移位寄存器构成序列信号发生器,例：产生一个8位的序列信号 00000011,1）位数的选择：与序列信号长度（状态数）有关：8个状态，至少3位；与序列信号的具体类型有关：如果选3位，则会出现4次000，选4位？5位？2）设计步骤：画出状态转换图，填写状态转换表；解决无效状态：成本最小与风险最小；化简得出第一个触发器的激励方程。,例：产生一个8位的序列信号 00010111,100,序列信号发生器,例：设计一个 110101 序列信号发生器利用触发器利用计数器利用移位寄存器,利用通用移位寄存器74194和多路复用器74151及合适的非门实现011101000
21、1序列发生器。（注意：74X194的4个输出端都能输出该序列，必须画逻辑图）,101,移位寄存器实现序列检测功能,设计一个110串行序列检测电路，,利用移位寄存器实现,当电路检测到,输入A 连续出现110 时，输出Z为1,输入A 连续出现110， 且输入B为1 时，输出Z为1。,102,移位寄存器实现序列检测功能,例：用D触发器构成移位寄存器，加上必要的门电路设计一个序列信号检测电路，有一个串行输入端X和一个输出端Z。每当接收到“11010”数据串时，输出Z=1，否则Z=0。画出电路连接图。,MEALY型？,MOORE型？,103,串/并转换,源模块Source module,目的模块 Des
22、tination module,控制电路,控制电路,并-串转换器,串-并转换器,并行数据,并行数据,串行数据,104,105,并串转换,SYNC,到目标,106,SYNC,位数,串并转换,107,8.6 Iterative versus Sequential Circuits,空间与时间的折衷,利用寄存器保存中间数据，将组合电路中的n次迭代用1个模块的n次使用代替，在n个时钟周期中完成（每个时钟周期进行一次迭代）；,电路结构简化，成本降低。,108,串行比较：2个连续4位数相等比较；利用D触发器暂存低位比较结果；,8.6 Iterative versus Sequential Circuits
23、,109,串行相加：2个连续4位数相加，利用D触发器暂存进位数据,8.6 Iterative versus Sequential Circuits,110,同步设计中的其他问题,8.7 Synchronous Design Methodology,同步系统 分解 模块结构,数据单元 + 控制单元,data unit,control unit,寄存器、计数器、存储器,产生控制信号（状态机）,111,Synchronous System Structure,命令,数据输入,数据输出,控制单元control unit（状态机）,时钟,条件,112,8.8 同步设计中的障碍竞争和冒险可以不考虑Clock Skew (时钟偏移),同步设计中的其他问题,113,8.8 同步设计中的障碍竞争和冒险可以不考虑Clock Skew (时钟偏移)原因：时钟信号通过的路径长度不同，驱动的负载不同；结果：各触发器状态变化时刻不一致。解决方案：尽量让时钟信号通过同样的门延迟；尽量平均分配时钟信号的负载；采用树状结构安排时钟线路；,同步设计中的其他问题,114,作 业,8.558.578.58,115,作 业,8.138.148.278.35,116,作 业,7.21(d)7.44,
