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1、摘 要可重用设计方法是以IP复用和IP设计为基础的一种有效的设计方法与先进的设计理念，它将传统的停留在板级设计层面的嵌入式系统硬件设计提升到基于可编程逻辑芯片上的系统级设计。可重用设计方法的引入大大缩短了基于可编程逻辑器件的嵌入式系统设计周期，更为科研院所将独创的算法模型迅速转化为IP核，加以推广应用和知识产权保护提供一个良好的途径，成为设计系统原型的首选方式。本文将可重用设计方法成功地应用到实际科研项目基于FPGA及IP软核的介质损耗数据采集系统。分析了可重用设计方法在嵌入式系统设计中的重要作用，介绍了电容型设备介质损耗检测原理，深入分析了影响在线检测的因素，并确定了数据采集系统设计方案。在
2、方案设计的基础上，从系统级设计和功能模块级设计的角度详细介绍了构成系统的外围电路设计，FPGA内部逻辑的定制，以及基于Nios处理器的软件设计，并对系统硬件的抗干扰设计进行了简要叙述，最终设计并实现了基于FPGA及IP软核的介质损耗数据采集系统。关键词：可重用设计 FPGA IP软核 介质损耗数据采集AbstractReuse methodology is an efficiency method and advanced idea of chip design, which is based on reusing and design of IP core. It changes the f
3、ocus of system design from the board-level of embedded system hardware design to the chip-level of programmable logic device based design. The use of reuse methodology does not only decrease the cycle of designing the embedded system based on programmable logic device, but also is a shortcut to tran
4、sfer a algorithm to an IP core to be protected better and able to be used in lots of fields for academy or research institute. This thesis makes use of reuse methodology to research projectDielectric loss data collecting system based on FPGA and IP core .The importance of the reuse methodology to th
5、e design of embedded system is analyzed first, the principle of the electric capacity equipment dielectric loss examination survey is introduced then, and the factor which affected the on-line monitor is thoroughly analyzed, then the design scheme of the data collecting system is confirmed. On the b
6、asis of the scheme design, the periphery hardware designing, the logic customization of FPGA and the software designing based on Nios was introduced from both the system design and the function module design aspects. Then the anti-jamming principle of hardware design was also simply described in the
7、 thesis. The dielectric loss data collecting system based on FPGA and IP core was designed and realized on the basis of above research triumphantly. Keywords: Reuse methodology FPGA IP core Dielectric loss data collection目 录第一章 绪论11.1 可重用设计概述11.2 可重用设计方法与嵌入式系统设计21.2.1 嵌入式系统概况21.2.2 嵌入式系统实现方式21.3 介质损
8、耗检测技术41.3.1 国内外研究现状41.3.2 可重用设计在系统中的应用意义51.4 论文工作的主要内容和章节安排6第二章 基于FPGA和NIOS的可重用设计方法72.1 FPGA的设计方法及可重用技术72.1.1 FPGA技术72.1.2 FPGA设计方法92.1.3 基于FPGA的可重用设计模式112.2 Nios的设计方法112.2.1 Nios软核处理器112.2.2 Avalon总线，HAL库和自定义指令132.2.3 基于Nios的嵌入式系统开发流程152.3 本章小结16第三章 基于FPGA及NIOS的系统方案设计173.1 介质损耗检测173.1.1 介质损耗检测原理173
9、.1.2 介质损耗检测系统工作原理183.2 介质损耗数据采集系统设计要求193.2.1 设计要求193.2.2 影响测量的因素203.3 介质损耗数据采集系统方案设计213.3.1 通信技术的选择213.3.2 数据采集系统方案设计223.4 本章小结24第四章 数据采集系统硬件设计及实现254.1 工作原理254.2 同步采样模块设计264.2.1 输入低通滤波器264.2.2 A/D转换的器件选型及应用284.2.3 信号整形模块294.3 FPGA内部逻辑及配置304.3.1 AD控制逻辑304.3.2 测频逻辑324.4 通信模块设计334.4.1 GPRS模块334.4.2 GPS
10、模块344.5 硬件抗干扰设计354.6 本章小结36第五章 数据采集系统软件设计375.1 系统软件功能375.2 IP软核模块定制385.3 应用程序设计与实现415.3.1 算法设计与实现415.3.2 软件宏定义与主要功能函数说明415.3.3 应用软件模块设计435.4 本章小结45第六章 实验结果47第七章 总结与展望49致 谢51参考文献53作者攻读硕士期间的研究成果55第一章 绪论1.1 可重用设计概述近年来，随着半导体工业的持续发展，超大规模集成电路( Very Large-Scale Integrated ,VLSI ) 的集成度也在不断的提高1。片上系统 ( System
11、-on-Chip，SoC )在这样的环境下产生了，它将以往许多芯片组成的电子系统集成在一个单片的硅片上，构成了全新的系统，又称为系统芯片。与普通的集成电路相比，系统芯片不再是一种功能单一的单元电路，而是将信号采集、处理和输入输出等系统功能完整地集成在一起，成为一个具有专用功能的电子系统芯片2。现今的电子系统设计已不再是以往的利用各种通用集成电路实现板上系统 ( System-on-Board，SoB )，即印刷电路板 ( Printed Circuit Board，PCB ) 级的设计和调试，而是转向以专用集成电路( Application Specific Integrated Circui
12、t，ASIC ) 或大规模现场可编程门阵列 ( Field Programmable Gate Array，FPGA ) 以及复杂可编程逻辑器件 ( Complex Programmable Logic Device，CPLD ) 为物理载体的系统芯片设计。通常我们称ASIC上完成的设计为SoC，在FPGA或CPLD上完成的称为SoPC ( System on Programmable Chip，可编程片上系统)3。现在复杂芯片设计中最常用的方法是可重用设计方法。可重用设计方法就是使用以前设计完成且经过验证的知识产权核 ( Intelligent Property core, IP core
13、) 进行系统构建2。美国Dataquest咨询公司将半导体产业中的IP核定义为用于ASIC ( Application Specific Integrated Circuits), ASSP( Application Specific Standard Product )等器件中预先设计好的电路功能模块。从功能上分类，知识产权核包括：微处理器，数字信号处理器，总线结构，外部设备，I/O通道，大容量内存等等；从结构上分类，知识产权核包括：硬核、固核和软核。硬核是一种以GDS( Graphic Design System，第二代版图设计系统 ) 文件形式进行集成的核，它是己经经过全部设计、布局、布
14、线的核；软核是一种以可综合的RTL( Register Transfer Level, 寄存器传输级) 代码交付的核；固核介于硬核与软核之间，可以以RTL或网表的形式提交，或者是带有部分布局信息和物理设计信息的RTL代码2。可重用设计方法是基于IP核的，它在大大提高电子系统设计效率的同时，也对IP核设计中代码、接口、验证、配置等方面提出了更高的要求。随着可重用设计方法的不断完善，它将不限于数字IP核重用的范畴和SoC设计，还将在模拟IP核和软件的可重用设计上逐渐受到重视4。本文将可重用设计方法从SoC设计领域延伸到SoPC设计领域，从可重用设计方法角度阐述基于FPGA和IP软核的嵌入式系统设计
15、方法在介质损耗检测上的应用。1.2 可重用设计方法与嵌入式系统设计1.2.1 嵌入式系统概况嵌入式系统是以计算机技术为基础、软件硬件可裁剪、适应应用系统对功能、可靠性、成本、体积、功耗严格要求的专用计算机系统。嵌入式系统的开发设计都有其特殊的应用场合与特定功能。嵌入性、专用性与计算机系统是嵌入式系统的三个基本要素。嵌入性是指将计算机系统嵌入到对象系统中，必须满足对象系统的环境要求；专用性是指最大限度地在针对应用场合定制硬件和软件以提高效率；计算机系统是指嵌入式系统必须是能满足对象系统控制要求的计算机系统，与上两个特点相呼应，这样的计算机必须配置有与对象系统相适应的接口电路5。随着硬件性能的提高
16、，系统的软件规模不断扩大，实时多任务操作系统RTOS ( Real-Time-Operating-System ) 成为嵌入式操作系统的主流6。要求操作系统的实时性高，能够运行在各种不同类型的微处理器上，能够模块化，具有高度的扩展性。同时，操作系统必须具备文件和目录管理、设备管理、多任务、网络、图形用户界面等功能，并提供大量的应用程序接口，从而使得应用软件的开发变得更加简单。1.2.2 嵌入式系统实现方式相对于通用计算机系统单一的实现方式，嵌入式系统的专用性使嵌入式系统具备多种实现方式。按照不同的硬件结构分类，目前嵌入式系统实现方式可以分为以下四种。1、基于CPU ( Central Proc
17、essing Unit ) 的嵌入式系统嵌入式系统起源于微型计算机，基于CPU的嵌入式系统以微型计算机的中央处理器为核心，是嵌入式系统最早的实现形式。基于CPU的嵌入式系统是将微型计算机嵌入到一个对象体系中，实现对象体系的智能化控制，将微型计算机经电气加固、机械加固，并配置各种外围接口电路构成专用系统。当今的微型计算机系统主要是以CISC ( Complex Instruction Set Computer ) 技术的x86系列CPU为核心，因此绝大多数基于CPU的嵌入式系统也采用x86系列CPU，主要应用于单板机和工控机。由于目前有大量的基于x86的应用程序和调试工具，如果需要重复利用已开发
18、的应用程序代码或由于操作系统选择方面的原因采用这一结构，那么采用传统的x86处理器和芯片组还是具有一定优势。硬件设计人员专注于芯片组的选择和主板的设计，不属于可重用设计的范畴。2、基于SoC的嵌入式系统从IP复用的角度看7，SoC是以不同模型的电路集成、不同工艺的集成作为支持基础的。所以要实现基于SoC的嵌入式系统，首先必须重点研究器件结构与设计技术、VLSI设计技术、工艺兼容技术、信号处理技术和测试与封装技术等，这是基于SoC的嵌入式系统设计的重要方面，即SoC系统芯片本身的设计和构建。可重用设计方法正是从SoC系统芯片设计总结出来的一套科学的复杂芯片设计理念。另一方面是SoC的应用技术，对
19、现有的SoC针对特定的功能要求进行工程开发的技术8。以SoC为核心的嵌入式系统最大特点是不但能集成嵌入式处理器和专用智能算法等数字电路，还能集成传感器、模拟信号处理电路、A/D与D/A电路等模拟和混合电路。然而，对于一般的科研院所来说，设计SoC系统芯片所需要积累的技术太多，资金投入太高。同时，科研院所专注于其科研领域的算法研究，并不擅长芯片设计。因此基于SoC的嵌入式系统设计大多只能停留在SoC的应用层面，硬件设计人员虽然设计的是基于SoC的嵌入式系统，但完成的工作往往只是SOB的板级设计工作，这也就脱离了可重用设计方法的范畴9。3、基于SoPC的嵌入式系统SoPC的概念是由ALTERA公司
20、于2000年首先提出，是基于FPGA或CPLD的解决方案的SoC。其它可编程逻辑厂商也分别提出各自的解决方案。本文中SoPC概念是广义的表示其物理载体是FPGA或CPLD的SoC，而不局限于单一厂商提出的概念。与SoC概念的产生相似，CPLD和FPGA的性能、规模、结构、工艺和功耗的重大进步，使生产单片集成度超过数百万门的大规模FPGA成为可能，其I/O也达到上千的端口。基于SoPC的嵌入式系统及其开发技术具有更多特色，构成SoPC的方案又有如下途径：(1) 基于IP硬核的SoPC嵌入式系统在FPGA中预先植入嵌入式系统处理器。SoC虽然集成度高，但是物理载体是ASIC，所以其灵活性比较低。如
21、果需要新功能就必须重新设计SoC，这就给设计带来巨大的NRE ( Non-Recurring-Engineering ) 费用。如果将嵌入式处理器的IP核以硬核的方式植入FPGA中，利用FPGA中的可编程逻辑资源，直接利用FPGA中的逻辑宏单元来构成嵌入式处理器的接口功能模块，就能很好地解决这些问题。对此，ALTERA和XILINX都相继推出了各自的解决方案。基于IP硬核的嵌入式系统一般应用于电信、航空和军事等高端领域应用。它使硬件设计人员不再只关注板极设计，还需要利用FPGA的逻辑资源进行适当的IP核设计或IP核集成以发挥其特性。(2) 基于IP软核的SoPC嵌入式系统基于IP软核的SoPC
22、嵌入式系统实现了真正的软件、硬件可裁剪，设计人员可以针对不同应用定制自己的系统，只要在FPGA的容量范围内，完全可以按照系统需求选择软核处理器和外设的种类、数量，完全超越了传统处理器给设计带来的限制。基于IP软核的嵌入式系统适用于多种型号的FPGA；同样，一款主流FPGA可以支持多种不同类型的嵌入式软核处理器。FPGA物理上的硬件可重用性使更改SoPC系统设计时不需要支付NRE费用，可重用设计方法对基于FPGA的嵌入式系统具有更大的指导意义。1.3 介质损耗检测技术1.3.1 国内外研究现状在电力系统中，电介质在电压作用下，由于电导和极化将发生能量损耗，统称为介质损耗10,11。这种损耗通常会
23、使绝缘介质温度升高，而温度的升高会使绝缘材料的绝缘性能恶化，甚至因温升过高而导致绝缘材料熔化、焦化，失去绝缘作用。同时，电气设备在使用过程中，还会由于热、机械力、光、氧化、潮气、微生物、化学物质等因素的长期作用，导致电介质出现物质结构逐渐被损坏、性能逐渐变差的不可逆现象，进一步将导致电网事故和大面积停电事故的发生。据统计，我国电网中由于设备故障而直接引发的电网事故约占事故总量的26.3%，因此，提高电力设备运行的可靠性是保证电力系统正常运行的关键12。电容型设备绝缘在线检测是电力系统中开展较早的项目之一，国外在这方面的研究始于六十年代初期，但直到70-80年代，随着传感、计算机、光纤等高新技术
24、的发展与应用，绝缘在线检测技术才真正得到迅速发展。美国、加拿大、日本、前苏联等国陆续研究了油中溶解气体，变压器、发电机、气体绝缘封闭组合电器(GIs)等的局部放电，电容型绝缘的介质损耗因数等特性 13。我国对在线检测技术的重要性也早有认识14，早在60年代就提出过不少带电试验的方法，但由于操作复杂，测量结果分散性大，没有得到推广。80年代以来，随着高新技术的发展与应用，我国的绝缘在线检测技术也得到了迅猛发展。目前，电容型设备tan的在线检测方法基本上采取图1.1的原理，所不同的是如何获取数字化测量信号，即采用何种信号处理方法。由于对这些数字信号处理和分析等方面的不同而形成了两大分支：一是主要靠
25、“硬件”实现的检测方法，以过零点的相位比较法 (也称脉冲计数法)、电压比较器法等为代表15，此外还有一些其它方法，如改进的西林电桥法等；二是主要靠“软件”实现的检测方法，其典型代表是谐波分析法16。tanUiUvIU被测对象传感器波形处理AD转化数据处理图1.1 tan在线检测的原理图1.3.2 可重用设计在系统中的应用意义早期的设计一般以单片机为核心处理器，随着现代嵌入式技术的飞速发展，介质损耗检测设备也在向高速、高精度、小型化方向发展。以往设计的一些弊端也逐渐暴露出来：1、由于介质损失角值较小 (通常不大于1度)，系统抗干扰能力差造成误差增大，影响测量精度；2、系统体积大，不便于现场移动测
26、量；3、封装保密性差，不利于知识产权的保护；4、系统每次升级都要做出较大的变动，无法适应不断变化的测量需要。因此采用抗干扰能力强的测量方法及合适的系统方案和逻辑电路来保证测量结果的准确性，提高测量精度是十分必要的。本文充分利用可重用设计思想，将FPGA和IP软核技术应用到介质损耗检测系统的数据采集部分。借助FPGA硬件结构的可重构性与IP资源复用技术，可以使介质损耗数据采集系统设计达到以下优化：1、提高系统集成程度及封装保密性。2、简化对硬件设计的修复和对错误的排除；避免IP软核的过时导致的用户硬件成本增加，用户可以在硬件不变的条件下使用新的IP软核；避免可编程逻辑器件过时导致的设计人员开发成
27、本增加，设计人员可以移植到新系列的可编程逻辑器件中，从而保护了对应用软件的开发。3、延长了产品生存时间。基于FPGA和IP软核的独特优势就是它的软硬件可升级性。即使产品己交付用户，通过网络也可实现远端产品升级，可以不断有新特性添加到硬件中。1.4 论文工作的主要内容和章节安排本文将可重用设计方法的思想延伸到以FPGA为平台、以IP核为核心的基于SoPC的嵌入式系统设计中，将重点放在可重用IP核复用设计上。论文对可重用设计方法理念，嵌入式系统实现方式以及设计方法做了综述性的介绍，结合可重用设计方法，着重阐述了基于可重用技术的介质损耗数据采集系统的设计与实现。论文章节安排如下：第一章绪论。介绍可重
28、用设计理念和发展现状，嵌入式系统的概况、实现方式和设计方法，及其在介质损耗检测系统中的应用意义。第二章基于FPGA和Nios的可重用设计方法。介绍基于FPGA及Nios的可重用设计方法：以Alera公司的FPGA和Nios为例阐述基于IP软核的SoPC嵌入式系统可重用设计方法和优势。第三章基于FPGA及Nios的系统方案设计。给出了基于FPGA及Nios的系统设计：分析介质损耗检测的原理，介绍介质损耗数据采集系统整体设计方案和工作原理。阐述了系统需求分析，系统建模和软、硬件划分，并详细描述了数据采集系统的设计方案。第四章数据采集系统硬件设计及实现 。介绍了数据采集系统硬件设计及实现。阐述基于F
29、PGA的介质损耗数据采集系统中，硬件模块设计及外围电路设计，并对系统硬件的抗干扰设计进行了简要叙述。第五章数据采集系统软件设计。介绍了数据采集系统软件设计。总结和归纳基于IP软核的处理器系统设计方法，详细说明了基于Nios核的介质损耗数据采集系统的软件设计过程。第六章总结与展望。总结可重用设计方法对设计基于FPGA和IP软核的嵌入式系统的意义，以及基于FPGA和IP软核的嵌入式系统的优势和特点。同时指出介质损耗数据采集系统设计工作中的特点和不足，展望后续工作。第二章 基于FPGA和Nios的可重用设计方法本文第一章简要介绍了可重用的设计方法及其意义，目前要完成超过100万个逻辑门的ASIC器件
30、的NRE设计成本相当昂贵。如果采用专用标准器件ASSP产品，虽然设计制作成本低，却缺乏必要的知识产权保护和特定应用的限制。采用FPGA器件正是回避了ASIC和ASSP这两者不可更改性的主要缺陷，并针对工程设计的可重构性和IP资源的可重用性而使得系统设计师通过选择FPGA达到降低系统研发成本和延长产品的生存寿命的目的。本章将着重阐述FPGA和Nios软核CPU的特点及相关的可重用设计方法。2.1 FPGA的设计方法及可重用技术2.1.1 FPGA技术FPGA是在PAL，GAL，EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定
31、制电路的不足，又克服了原有可编程器件门电路数量有限的缺点17。FPGA采用了逻辑单元阵列LCA ( Logic Cell Array )，内部包括可配置逻辑模块CLB ( Configurable Logic Block )、输出输入模块IOB( Input Output Block )和内部连线( Interconnect )三个部分。FPGA的基本特点主要有： 采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合适芯片。 FPGA可以作为其它全定制或半定制ASIC电路的样片。 FPGA内部有丰富的触发器和I/O引脚。 FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器
32、件之 一。 FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 丰富的片上可编程逻辑资源。目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的Cyclone系列等。ALTERA公司于2000年提出了一种灵活、高效的SoC解决方案SoPC。并且推出了一系列支持这种技术的芯片，包括APEX20K/20KE，Stratix, Stratix，Cyclone及Cyclone等系列。FPGA实际上是由一系列逻辑单元的阵列构成，而每个逻辑单元均含有一个四输入函数发生器、一个进位逻辑和一
33、个存储单元（触发器）。这些阵列单元通过可编程连线阵列可实现逻辑单元之间的互连，也可实现和可编程I/O单元的互联。如果说半定制门阵列是由晶体管阵列所组成，FPGA就可称为由逻辑单元的阵列组成。在门阵列设计中，布线是专门设计且不可编程，而FPGA的布线资源却由密度的可编程开关来实现相互间的连接，且这些布线资源又可实现逻辑单元与逻辑单元、逻辑单元与I/O单元之间的可编程连接。总的来说，FPGA的逻辑单元从功能上说不算复杂，但它却可由各逻辑单元的级联组合来创建很大的函数功能。FPGA具有用户可编程特性的逻辑功能块排成阵列位于芯片的内部，在芯片四周有可编程的I/O，连接功能块和I/O的可编程互连线均匀分
34、布于阵列的行与列之间。按照其编程的方式和功能块的结构可以分为SRAM查找表型和反熔丝多路开关型两大类。前者常以四输入的SRAM查找表和一个触发器构成可编程逻辑功能块，以SRAM实现功能的配置，因此配置在掉电后丢失，所以要求每次上电进行配置，但可以实现系统内可再编程、系统运行器件再编程、网络上远程配置等特性；后者常以多路转换器构成可编程逻辑功能块，以反熔丝元件作为编程器件，因此为一次编程，不可再编程。为实现片上系统(SoC)的要求，各大FPGA厂商分别推出了新一代的可以实现系统级设计的FPGA。新一代FPGA可以解决一些过去要用各种不同专用器件才能对付的问题，如锁相环、SRAM和电压转换缓冲器等
35、，其结构从系统集成、系统存储、系统时钟和系统接口等方面满足片上系统的要求。1、系统集成新一代 FPGA结构中，将逻辑单元连同其通用布线资源组合形成一定的可配置逻辑块或逻辑阵列，通过这样的可配置逻辑块中的四输入查找表的级联，可以实现多个输入的函数和多路转换器，以完成复杂的逻辑功能。对于高密度的设计，在典型的FPGA结构中，长延时互连问题很大。但现在某些新的器件是以大量路由资源提供快速的互联和可预知的延时性能，围绕着可编程I/O模块的可配置逻辑功能块阵列，全部互连于一个高效的分段路由结构，由于芯片内核向量式互连，所以器件性能可以前后一致，而且不论内核体积大小或数目多少，器件性能都不会因内核以外有外
36、设改动而受到影响。这些结构上的新特性都为单片上集成系统提供了方便的条件。2、系统存储系统级设计要求FPGA不仅具有可编程的逻辑功能块、I/O功能块和互连布线资源，还必须提供第四种可编程资源，即片内RAM。SRAM查找表结构的FPGA可以实现片内分布式RAM。进入深亚微米工艺，芯片尺寸己从逻辑限制变为焊盘限制，因此芯片内核由空间实现片内块式RAM。此外，把延时锁定环和I/O功能块结合起来，便可以为任意数量的芯片外存储器提供200MHz的存取速度。3、系统时钟对于高密度的器件，时钟分配是一个大问题。在系统级设计中，时钟脉冲相位差过大，就会限制系统的性能，在每一个时钟周期内失去宝贵的若干纳秒。新一代
37、FPGA器件中有独立的延时锁相环，允许内、外时钟进行同步来解决这个问题和消除系统时钟脉冲相位差，可以达到横跨整个器件的时钟到输出的延时小于4ns。实现对时钟信号的倍频和分频，以及0、9、180、270的相位移，芯片到芯片之间的通信达到200MHz，100%地提高系统的性能。延时锁相环是FPGA 内第一次完全由数字方式实现的锁相环。利用可编程延时线和控制逻辑一起来选择延时以匹配时钟信号的分配。数字时延时，锁相环是无条件稳定的，并且不累加相位误差。4、系统接口在深亚微米时代进行高性能的系统级设计时，设计者期望有不同的I/O标准，允许与各种类型的器件连接实现应用。如处理器、存储器、专用标准总线和混合
38、信号的接口，能提供工业标准、IEEE/JDEC I/O标准等。新型系列器件分别采用不同的技术，使I/O标准可以与不同的器件连接使用。2.1.2 FPGA设计方法 可编程逻辑器件的设计是指利用开发软件和编程工具对可编程器件进行开发的过程17。一个完整的FPGA设计流程包括电路设计与输入、设计验证 (功能仿真、综合、综合后仿真) 和设计实现 (布局布线、布线后仿真、下板调试) 三个部分，其完整的设计流程如图2.1所示。1、设计输入电路设计与输入是根据工程师的设计方法将所设计的功能描述给EDA 软件。常用的设计输入方法有原理图设计和硬件描述语言( HDL ) 输入方法。波形输入和状态机输入方法是两种
39、常用的辅助设计输入方法。原理图输入方法早期应用得比较广泛，它根据设计要求，选用器件、绘制原理图、完成输入过程。这种方法的优点是：直观、便于理解、元件库资源丰富。但在大型设计中，这种方法的可维护性差，不利于模块建设与重用。更主要的缺点是：当所选用芯片升级换代后，所有的原理图都要做相应的改动。目前进行大型工程设计时，最常用的设计方法是HDL 设计输入法。其中影响最为广泛的HDL 语言是VHDL 和Verilog HDL。它们的共同特点是：利于由顶向下设计，利于模块的划分与复用，可移植性好，通用性好，设计不因芯片的工艺和结构的变化而变化，更利于向ASIC 的移植。图2.1 完整的FPGA设计流程2、
40、设计实现将所做的原理图或HDL设计使用专用的仿真工具进行功能仿真（前仿真）后就可以进行逻辑综合。综合结果的本质是一些由与、或、非门，触发器，RAM等基本逻辑单元组成的逻辑网表，它与芯片实际的配置情况还有较大差距。这时应该使用FPGA厂商提供的工具软件，根据所选芯片的型号，将综合输出的逻辑网表适配到具体FPGA器件上，这个过程就叫做实现 ( Implementation ) 过程。3、设计验证电路验证的基本思路就是用配置好的FPGA替代计算机主板上的CPU芯片，让程序在其上运行以验证所设计的CPU核的功能。设计开发的最后步骤就是在线调试或者将生成的配置文件写入芯片中进行测试。为了正确设计芯片，从
41、设计系统规范到最后布局布线的整个过程中，都必须在不同的阶段进行仿真和验证。2.1.3 基于FPGA的可重用设计模式对于使用FPGA的用户来说，如果想顺畅地使用可重用设计方法，实际上要按照应用的三个不同层次，逐步认识所使用的可重用设计模式。模式一：从FPGA本身的可编程特性，实现系统设计的可重构和可配置的灵活应用。实际上这是FPGA技术在系统设计中的最基本应用，即电路的可重用性。系统设计中的硬件结构可变性称为可定制性；系统设计完成后，即使已成为产品后仍能随开发者甚至用户的要求随时进行硬件结构的重构，这称为可重配置性。模式二：FPGA是由大量逻辑宏单元构成的，通过配置可以使这些逻辑宏单元形成不同的
42、硬件结构，从而构成不同的电子系统，完成不同的功能。正是FPGA的这种硬件重构的灵活性，使得设计者能在FPGA设计中依赖越来越规范的IP核资源，即利用IP核的可重用性。FPGA的可重用资源库（处理器、协处理器和外设IP核等构成）成为设计的关键。模式三：越来越多的EDA设计工具正在使算法模型和软件代码转换成硬件的这一过程自动化。正是利用可靠的综合工具，使FPGA的开发支持更高级别的抽象设计，可以直接应用算法级仿真结果，完成模型设计到硬件实现的一体化设计。这就是目前可重用设计的最高层次，即利用算法模型的可重用性。2.2 Nios的设计方法2.2.1 Nios软核处理器ALTERA公司的Nios系列嵌
43、入式处理器，扩展了目前世界上最流行的软核嵌入式处理器的性能，将Nios嵌入到ALTERA的所有FPGA中，用户可以获得超过200DMIPS的性能18。设计师可以从开发系统中选择三种处理器以及超过60个的IP核，创建最适合他们需要的嵌入式系统。此外，还可以根据需要调整嵌入式系统的特性、性能及成本，利用其功能强大、易用的开发工具和功能完全的开发包，将产品推向市场，扩展产品的生命周期，并且避免处理器的更新换代。 Nios核是用户可随意配置和构建的32位/16位总线指令集和数据通道的嵌入式系统微处理器IP核，采用Avalon总线结构通信接口，带有增强的内存、调试和软件功能。此外，基于Quartus平台
44、的用户可编辑的Nios核含有许多可配置的接口模块核，包括可配置高速缓存模块、可配置RS232通信口、SDRAM控制器、标准以太网协议接口、DMA、定时器、协处理器等。在植入FPGA前，用户可以根据设计要求，利用Quartus和SoPC Builder，对Nios及其外围设备进行构建，使该嵌入式系统在硬件结构、功能、资源占用等方面全面满足用户系统的设计要求。在FPGA资源允许的情况下，同一FPGA中还可以被植入多个Nios核。除此之外，用户还可以通过Matlab和DSP Builder，或直接使用VHDL等硬件描述语言进行设计，为Nios嵌入式处理器设计各类加速器，并以指令形式加入Nios的指令
45、系统中。简单说来，Nios是一个处理器的IP核15，系统设计者可以将它放入FPGA中，它只占芯片内部很少的一部分逻辑单元，成本较低。Nios软核处理器是一个基于流水线的精简指令集通用微处理器，时钟信号频率最高可达75MHz，其指令集的大部分指令均可在一个时钟周期内完成。使用Nios软件开发工具能够一键式自动生成适用于系统硬件的专用C/C+运行环境。NIOS集成开发环境 ( IDE ) 提供了许多软件模板，简化了项目设置。软核处理器结合FPGA的应用比起使用硬核处理器的优势在于，硬核实现缺乏灵活性，通常无法使用最新的技术。随着系统日益先进，基于标准处理器的方案会被淘汰，而基于Nios处理器的方案
46、是基于HDL源码构建的，能够不断被修改以满足新的系统需求，具有很大的可塑性、适应性，根据设计者的需要结合FPGA芯片形成“新”的处理器。Nios的优势具体表现在以下几个方面19：1、 嵌入式处理器的灵活配置。Nios的三种内核可以使设计人员在不同应用场合下找到性能和面积的平衡点。2、 大量支持的外设、储器和接口。Nios处理器支持的外设种类和数量都可以根据设计人员需要进行设置，例如DMA ( Direct Memory Access ) 通道的数量完全按需设置和处理器相连。3、 不同的调试级别。JTAG运行控制模块，嵌入式逻辑分析仪等工具为软、硬件设计人员提供不同的调试等级，而在调试通过后可以
47、从系统中去掉调试模块以节省逻辑资源。Nios的具体特性如表2.1所示： 表2.1 Nios嵌入式软核处理器特性种类特性内部结构32位指令集和数据宽度。32个通用寄存器和外部中断源。2GByte寻址空间（32位地址线，低2GByte地址空间连接Cache，高2GByte地址空间桥接Cache）片内调试基于边界扫描测试JTAG的逻辑测试、支持硬件断点、数据触发以及片内、外调试跟踪。定制指令最多256个用户自定义指令。设计人员通常需要选择一个比实际所需的性能要高的处理器，从而为设计保留余地，但这意味着更高的成本。而基于Nios的系统性能是可以根据需求进行裁剪的。用户可以通过下列方法来提升Nios系统性能18：1、 快速型内核。快速型Nios/f内核具备6级流水线，动态分支预测，性能达到1.16DMIPS/MHz。2、 高性能的FPGA。Nios是一个负责的IP软核，其性能与FPGA紧密联系。以Nios的硬件乘法器为例，设计人员可以选择使用软件模拟方式进行乘法运算，也可以选择使用Nios内置的硬件乘法器来加速乘法运算。在Cyclone器件上，硬件乘法器进行3232的整数乘法需要3个时钟周期；利用Cyclone器件内置1818硬件模块，硬件乘法器进行相同运算需要两个时钟周
