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1、MOS器件可靠性,北京大学微电子研究院,内 容 提 要,主要的问题和研究,未来的研究,简介,MOS器件可靠性,研究背景；研究内容；研究方法,氧化层击穿深亚微米MOS器件特性退化,SOC技术中存在的可靠性问题,TDDB,Hot Carrier,简 介,研究背景,研究内容,MOS器件可靠性,对 象：生产、使用过程中，器件电学性能的退化现象,重要性：,器件尺寸和电压不等比例下降,电场增大,新材料、器件结构的采用,增强器件退化,High-K栅材料、SOI、SOC, 生产、使用过程中缺陷的产生机制, 缺陷对器件性能的影响关系, 器件特性的退化规律 器件寿命,研究方法, 加速应力实验,工作条件下器件退化时
2、间很长（通常10年）,利用高应力条件(高温、高电压)，加速器件退化,从高压应力向工作条件外推出器件退化情况(器件寿命), 退化表征方法,退化电学参数的提取 阈值电压漂移、饱和漏电流改变,应力产生缺陷的测量 CV、电荷泵、DCIV、GIDL等 (氧化层陷阱、界面态), 缺陷产生模型和寿命预测模型,用户,可靠性测量、测试,退化实验,特性测量,分析,表征技术,特征参数,统计分析,物理分析,结论,失效规律,失效机理,寿命、特性退化规律等,半导体可靠性评估系统,样品,栅氧化层相关可靠性问题的根源,氧化层减薄导致氧化层电场的增加器件沟道长度减小引起的Si横向电场的增加功耗加剧了器件工作温度,研究背景,加速
3、应力实验（电应力和温度应力）面积、失效率变换电压、温度变换,JEDEC标准：10年10mm2，125C，失效0.1,寿命预测模型,研究方法,JEDEC standard,WWW.jedec.org,General, Wafer Level, Product LevelBipolar, Diode, Power Device, Memory etc,Test structure, procedure, criteria, projection model,JEDEC standard,JC-14.2 Wafer Level Reliability,JEDEC standard,JEDEC sta
4、ndard,Gate Oxide IntegrityExtrinsic and Intrinsic,氧化层击穿类型,A类：明显损伤；针孔B类：缺陷点；玷污原因：材料缺陷；工艺波动(清洗、氧化和光刻)；机械应力；后氧化(等离子体破坏)等,非本征击穿,C类：占大部分比例，相对集中,表征击穿,非本征击穿：成品率,制造过程中化学试剂的纯度吸真空高温退火制备后续工作筛选/预加电,Gate Oxide Integrity,V-Ramp（Linear）Defects at lower electric fieldJ-Ramp（Exponential）Fine segregation of high fiel
5、d breakdownsMuch less time than V-RampSmall area test structuresBounded J-RampA very repeatable Qbd measurement,V-Ramp Diagram,Absolute Current levelOxide current change slope,J-Ramp Diagram,0.85-0.9,BoundedJ-Ramp Diagram,0.85-0.9,IFix,Test Structure,Area dependent STI-edge intensive Poly-edge Inten
6、sive,Typical Data,超薄栅氧化层击穿Time dependent dielectric breakdown (TDDB),简介,缺陷产生的物理模型,氧化层击穿标准,寿命预测,Breakdown of Ultra-thin oxide,超薄栅氧化层击穿简 介,缺陷产生击穿机制,栅电压,高能载流子类氢物质释放,氧化层缺陷,介质击穿,直接隧穿 (3V),5V 氢释放 6V 阳极空穴 注入,电子、空穴 和中性陷阱 界面陷阱,栅电流(压)的突然 增大 硬、软击穿,关键缺陷密度 NBD,缺陷产生率 Pg 依赖于 Vg,critical defect density for breakdow
7、n,Breakdown of Ultra-thin oxide,硬击穿,大电流释放的能量引起栅氧化层的破裂; 器件无法正常工作,软击穿,表现为电流、电压的突然增加，或者电流噪声的增加器件还可以正常工作,通常的击穿模式 (Tox 5nm)应力电压比较低更适用于实际深亚微米器件工作条件,Breakdown of Ultra-thin oxide,超薄栅氧化层击穿简 介,对深亚微米器件，击穿通道更可能出现在栅和源、漏交叠区域,测试方法,电容两端加应力影响因素：面积；厚度；温度,击穿的物理过程,氧化层中形成导电通道高电流密度导致栅介质高温熔断,统计方法：威布尔分布,Breakdown of Ultra
8、-thin oxide,超薄栅氧化层击穿简 介,物理模型；外推关系,击穿的表征方法,物理模型和寿命预测,寿命,超薄栅氧化层击穿测试方法,Breakdown of Ultra-thin oxide,MOS等效为电容；两端加应力测量电学参量随时间的变化,电应力(电压、电流等),应力条件,恒定电流应力(CCS)恒定电压应力(CVS)脉冲电压应力(PVS)扫描应力,测量步骤,超薄栅氧化层击穿测试方法,Breakdown of Ultra-thin oxide,应力条件：恒压应力（CVS）、恒流应力（CCS）,(a) 沟道注入 (b) 栅注入(c) 衬底热载流子注入,氧化层击穿应力模式,氧化层击穿应力模
9、式,衬底热载流子注入,能带图,氧化层击穿电学特性,栅漏电流随应力时间变化,Stress Induced leakage Current (SILC),Soft Breakdown (SB),Hard Breakdown (HB),氧化层击穿电学特性,栅漏电流随应力时间变化,SILC (Stress Induced Leakage Current)SB (Soft Breakdown)HB (Hard Breakdown),氧化层击穿电学特性,软击穿依然可以引起器件漏电流显著下降,超薄栅氧化层击穿表征方法,Breakdown of Ultra-thin oxide,威布尔分布图,威布尔分布的累积
10、分布函数,和分别为威布尔分布的形状参数和位置参数，为特征寿命或真尺度参数 (63%),写出威布尔分布的积累分布函数，定性说明形状因子所对应的不同失效区间。画出失效概率密度与t的关系。,本征击穿：物理过程,载流子注入到氧化层： 空穴破坏作用远大于电子 氢原子或离子,缺陷产生： 晶格破坏 激活潜在缺陷,超薄栅氧化层击穿击穿的物理过程,Breakdown of Ultra-thin oxide,超薄栅氧化层击穿击穿的物理过程,Breakdown of Ultra-thin oxide,影响击穿的因素,面积效应 氧化层厚度 温度,面积影响,击穿特性：统计事件 面积越大，越容易出现击穿：ln(A1/A2
11、),氧化层厚度的影响,击穿通道的形成威布尔分布斜率变化,面积和厚度的共同影响,面积变大：向左平移 ；厚度下降：斜率变大越薄面积引起的曲线平移越明显,ln-ln(1-F),Q(bd),Thin,Thick,Large,Small,图中面积：10-6 = 0.1cm211nm: Q(BD) 下降2倍4.3nm: Q(BD) 下降 100倍,温度影响,温度越高，缺陷产生越多，越容易击穿,温度和厚度的共同影响,越薄，对温度越敏感,超薄栅氧化层击穿缺陷产生的物理模型,氢释放模型,阳极空穴注入 (AHI)模型 - 1/E模型,“热化学”模型 E-模型,Breakdown of Ultra-thin oxi
12、de,氢释放模型,1970s: 讨论在SiO2生长过程和 SiO2 在发射环境中氢的主要作用,1989 : DiMaria回顾了氢在陷阱产生过程中的作用,发展过程 (间接和直接的证据):,19891998: 发现暴露在氢原子轰击条件下的裸露SiO2薄膜可以产生出缺陷 并且其特性与电学应力下产生缺陷的特性相同,19931998: 报道了顺磁/逆磁界面陷阱和氧化层体电子陷阱 并且这些陷阱的产生与氢的关系很大,19951999: 发现氢从Si表面的解析速率与入设电子能量有关 这非常近似陷阱产生与应力电压的关系,19992001: 观察到在应力条件下，氢、氘同位素导致的平带电压漂移和 SILC明显的不
13、同,Breakdown of Ultra-thin oxide,氢释放模型,Breakdown of Ultra-thin oxide,热载流子作用下释放H,H进入SiO2打破弱键形成氧化层缺陷,SiO2,电子注入,电子加热,热电子导致的 氢释放,氢的传输 - 漂移 - 扩散,与氢相关的化学反应导致缺陷产生,Si,Poly Si,氢释放模型,Breakdown of Ultra-thin oxide,阳极空穴注入(AHI)模型 - 1/E模型,发展过程 :,1977-1988: 早期的模型中提出一些原始概念,1985-1998: 采用表面等离子激发给出阳极空穴注入的理论解释,1986, C.
14、Hu提出击穿时存在恒定的空穴流量，与氧化层电场无关 ，且QP=0.1 C/cm2,1998-2000: 提出修改过的AHI模型,注意: 击穿时间与氧化层电场具有如下关系：TBD exp(-constant/Eox)该应力条件下，栅电流通常是FN电流,Breakdown of Ultra-thin oxide,阳极空穴注入(AHI)模型 - 1/E模型,Breakdown of Ultra-thin oxide,空穴导致的SiO2键的断裂,阳极空穴注入(AHI)模型 - 1/E模型,Breakdown of Ultra-thin oxide,氧化层厚度大于6nm条件下，击穿时的空穴流量恒定,阳极
15、空穴注入(AHI)模型 - 1/E模型,Breakdown of Ultra-thin oxide,p,阳极空穴注入(AHI)模型 - 1/E模型,不足:,该机制不能解释缺陷产生率的绝对数值,对pMOSFET，衬底空穴注入应力模式，氧化层保持在低场条件下，其击穿时空穴流量， Qp，比AHI模型计算值大8个数量级,低压下测量的衬底(空穴)电流可能存在其它的来源，如衬底存在的电子/空穴产生符合，光子激发，其它缺陷导致的泄漏电流,Breakdown of Ultra-thin oxide,FN隧穿载流子导致击穿,G(T)与温度相关的场加速因子,“热化学”模型 E-模型,发展过程: 认为缺陷产生是电场
16、导致的过程,mid 1980s to late 1990s : McPheson总结该时间段内的相关理论发展,1998: McPherson 提出了弱键的能量分布,优点: 实验上寿命TBD与模型符合得非常好，得到了广泛的认同,不足:,最强有力的反对该模型的证据来自衬底热电子注入实验发现QBD与电子的能量而不是氧化层电场相关,另外，传统的FN应力中，利用不同性质掺杂的阳极得到的数据也显示出该模型不正确,Breakdown of Ultra-thin oxide,“热化学”模型 E-模型,Breakdown of Ultra-thin oxide,150o,非晶SiO2中存在氧空穴，出现SiSi弱
17、键,Si-O键有极性，在外电场下键能改变,“热化学”模型 E-模型,Breakdown of Ultra-thin oxide,Si-Si键断裂后出现SP2杂化，出现空穴陷阱,电场会降低断键所需的激活能，令退化速率成指数增加,场加速因子；Eox氧化层电场；EA无电场条件下断键所需激活能,Breakdown of Ultra-thin oxide,氧化层击穿模型1/Eox模型厚氧化层, 高氧化层电场碰撞电离(Vox12V, Eox7MV/cm)阳级空穴注入(Anode Hole Injection)( Vox 6V)Eox模型薄氧化层, 低氧化层电场断键模型(Thermochemical mod
18、el)阳级氢释放模型(Anode Hydrogen Release )统一模型 Eox断键模型 + 1/Eox 阳级空穴注入模型,E-模型和1/E模型的比较,Breakdown of Ultra-thin oxide,高场下1/E模型符合得更好，低场条件下E模型更符合,Breakdown of Ultra-thin oxide,栅电压驱动模型超薄氧化层指数函数形式幂函数形式,超薄栅氧化层的击穿模型?,超薄栅氧化层击穿氧化层击穿标准(临界陷阱密度),发展过程: 基本思想缺陷积累到一定程度会形成电流通道，从而引发击穿,1997: 发现击穿条件下临界陷阱密度(NBD)与氧化层厚度存在着依赖关系,19
19、90: Suffe提出了 临界陷阱密度的概念，并且通道的形成表现出统计行为,1995: Degraeve提出了渗流模型，并将其公式化,1999: 利用渗流模型，计算机模拟出NBD对氧化层厚度的依赖关系,Breakdown of Ultra-thin oxide,超薄栅氧化层击穿临界陷阱密度,击穿电荷 QBD临界陷阱密度 NBD,单位注入电子产生缺陷的几率Pg,缺陷 “尺寸” 为 03nm,Breakdown of Ultra-thin oxide,根据渗流模型，NBD与应力电压无关,超薄栅氧化层击穿临界陷阱密度,几个研究小组已经报道了对35nm氧化层，随着应力电压下降，NBD会出现下降,可能的
20、原因： 渗流路径与电场弱相关 陷阱存在着缓慢的恢复,Breakdown of Ultra-thin oxide,超薄栅氧化层击穿寿命预测模型,对恒定电压应力，寿命与QBD 的关系为：,J 为应力过程中的电流密度,对薄氧化层，电流在击穿前可近似为恒定值，则有 TBD=QBD/J,为了得到工作条件下的寿命，在给定的期望失效率Fchip，栅面积Aox条件下，Tlife为测试失效率Ftest和对应的失效时间Ttest的函数：, 为斜率参数或威布尔分布斜率,Breakdown of Ultra-thin oxide,超薄栅氧化层击穿寿命预测模型,估计介质的可靠性需要从测量条件向工作条件的外推过程。为了保
21、证外推的准确性，通常需要长时间的应力实验，而且应力电压需要尽可能的接近工作电压条件,在外推过程中，通常采用一些简单的关系，如E指数、1/E指数或依赖于Vg的指数关系。但对范围分布很广的应力条件，任何一个简单、统一的关系都不存在。,因此，将寿命外推到工作电压条件下的工作是非常困难，特别是随着氧化层厚度的下降,Breakdown of Ultra-thin oxide,Breakdown of Ultra-thin oxide,为了得到准确的因子，可以通过：1）增加实验样品数（大于1000个）；2）用不同面积的样品，通过归一化处理，得到宽范围内的Tbd分布，由低比例累计失效的分布来确定因子。,Br
22、eakdown of Ultra-thin oxide,超薄氧化层击穿过程：缺陷产生，氧化层退化渗流通道形成，软击穿渗流通道退化，渐进击穿硬击穿,Breakdown of Ultra-thin oxide,软击穿后的渐进式击穿应力电压越低，击穿速率越慢,Breakdown of Ultra-thin oxide,击穿以后的光发射图象（a）5.6nm （b）3nm,Breakdown of Ultra-thin oxide,Breakdown of Ultra-thin oxide,超薄氧化层软击穿后Gm和Vt变化小于10,甚至低于5,Breakdown of Ultra-thin oxide,
23、氧化层击穿测量方法,应力条件,恒定电流应力(CCS)恒定电压应力(CVS)脉冲电压应力(PVS)扫描应力,(a) 沟道注入 (b) 栅注入(c) 衬底热载流子注入,氧化层击穿应力模式,氧化层击穿应力模式,衬底热载流子注入,能带图,氧化层击穿电学特性,栅漏电流随应力时间变化,Stress Induced leakage Current (SILC),Soft Breakdown (SB),Hard Breakdown (HB),氧化层击穿电学特性,栅漏电流随应力时间变化,SILC (Stress Induced Leakage Current)SB (Soft Breakdown)HB (Har
24、d Breakdown),氧化层击穿电学特性,软击穿依然可以引起器件漏电流显著下降,MOS器件退化Degradation of MOS Device,简介,退化机理,抑制方法,寿命预测,Degradation of MOS Device,器件退化的含义,输出电流下降,阈值电压增加,NMOSFET,Degradation of MOS Device,退化与击穿的比较,击穿：突变过程硬击穿：完全失效软击穿：不完全失效器件无功能寿命：击穿时间,退化：渐变过程性能下降器件依然保持功能寿命：人为定义,Degradation of MOS Device,器件寿命的定义,不同应用给出不同定义：漏电流改变51
25、0阈值电压漂移跨导漂移,驱动电路逻辑电路 高速电路,重要性：电路设计需要考虑参数冗余CMOS工艺的规范产品的性能指标,寿命 10年,Degradation of MOS Device,器件退化机理,Degradation of MOS Device,器件退化机理,当器件进入饱和区，靠近漏端的栅边界处的沟道夹断，出现空间电荷区,应力模式,产生机制,关键词：出现高能载流子 产生缺陷 器件特性退化讨 论：产生高能载流子的器件状态和可能的空间位置,产生机制,Degradation of MOS Device,Degradation of MOS Device,几个关键点,饱和状态下空间电荷区位于栅下靠
26、近漏端一侧靠近漏端的空间电荷区具有：高电场热载流子电离碰撞产生电子空穴对热载流子的产生是非均匀的,一个关键特性衬底电流,正比于电离碰撞率在空间电荷区的积分常用来衡量热载流子的能量水平,Degradation of MOS Device,Degradation of MOS Device,物理缺陷,两种主要缺陷,界面态缺陷,氧化层缺陷,载流子如何注入？,靠近漏端?,Degradation of MOS Device,物理描述,器件中载流子运动,热运动：完全随机过程漂移运动：电子从 - 到 +,Degradation of MOS Device,物理描述,缺陷产生过程,沟道热载流子直接轰击：界面态
27、陷阱热载流子激发进入氧化层：氧化层陷阱,界面态产生过程,陷阱电荷形成过程,热载流子,氢原子/离子,热载流子的产生,热载流子直接注入氧化层,SGHC 注入到氧化层,缺陷产生的物理模型 阳极空穴注入 氢释放/解析,Degradation of MOS Device,物理描述,氧化层缺陷产生机制,氢解析模型,Si/SiO2界面处的Si-H键可以直接被热电子打断,两种解析模型,单个高能电子导致的Si-H/D键断裂,多个载流子碰撞引起的键共振导致Si-H键断裂,对低工作电压的深亚微米器件，两种过程将同时存在，共同引起器件退化,Degradation of MOS Device,物理描述,界面陷阱产生机制
28、,Degradation of MOS Device,物理描述,氧化层电荷的电学影响,缺陷电荷屏蔽来自栅的电场阈值电压改变负电荷引起Vth正向移动给定电压下漏电流降低,Degradation of MOS Device,物理描述,界面态电荷的电学影响,禁带中存在缺陷能级界面电荷有赖于费米能级界面电荷如何随费米能级变化,Degradation of MOS Device,物理描述,界面态电荷的电学影响(续),以nMOSFET为例Vg会改变费米能级界面电荷会随Vg变化Id的下降幅度随Vg变大,nMOSFET特性退化,Degradation of MOS Device,饱和区:通常 VgVd 不利于
29、电子注入存在界面态生成条件,Vg Vd/2：主要是由于界面态的产生引起迁移率的退化Vg Vt, ：空穴陷阱的产生引起电流的增加，可以等效为沟道尺度的缩短，同时界面态的产生会减少电流，二者作用会部分抵消Vg Vd ：主要退化是由于漏端陷阱俘获电子引起的，同时界面陷阱的产生会加剧器件电流的退化,nMOSFET特性退化(续),按照所加应力电压的不同，有三种模式：,Degradation of MOS Device,nMOSFET特性退化(续),多一个附加的退化效应：spacer氧化层区域的退化，这里产生的陷阱会引起漏端电阻的增加,对漏端轻掺杂 (LDD) nMOSFETs，,因此，通常认为存在两个退
30、化过程：早期spacer区域退化占优，而随着应力时间增加，沟道内也逐渐出现陷阱，导致器件表现出后期退化规律,Degradation of MOS Device,MOSFET特性退化,Degradation of MOS Device,饱和区: |Vg|Vd|，但Vg0 Vd0 利于电子注入界面态和氧化层陷阱生成条件,MOSFET特性退化,Vg Vt ：氧化层中产生的大量陷阱俘获电子，主要位于漏端附近；而空穴陷阱只有少量产生，离漏端有一点距离Vg=VD/2：界面陷阱的产生起主要作用Vg=VD ：可以观察到氧化层正电荷，而界面陷阱将主要限制pMOSFET的可靠性.以上三种退化机制的共同作用，如负氧
31、化层电荷、界面陷阱、正氧化层电荷的产生，将决定pMOSFET热载流子退化随时间的变化关系，即器件寿命,Degradation of MOS Device,器件特性退化偏压的影响,Degradation of MOS Device,偏压敏感给定Vd条件，通常VgVd/2为最坏应力,器件特性退化偏压的影响(续),Degradation of MOS Device,给定Vd，当VgVd/2Id依然增加空间电荷区电场下降部分抵消了Id增加的影响损伤下降,Degradation of MOS Device,器件退化的抑制方法,漏端轻掺杂区,Degradation of MOS Device,LDD (
32、Lightly doped drains)减小漏端电场优化掺杂分布工业界广泛采用,Drain,Oxide,LDD,Degradation of MOS Device,例子:,S. Ogara et.al, IEEE Trans. Electron Dev., ED-27, p.1359,漏端轻掺杂区,沟道掺杂分布,Degradation of MOS Device,降低沟道的掺杂以提高可靠性负作用：短沟道效应实际衬底掺杂再不断增加,沟道掺杂分布(续),Degradation of MOS Device,优化沟道掺杂降低沟道内的掺杂浓度增加沟道外的掺杂浓度,问题：难于控制,更低的工作电压,Deg
33、radation of MOS Device,工作电压持续下降,N掺杂,Degradation of MOS Device,优点：,防B穿通更好得击穿特性对热载流子得抑制效应：Si-N Si-H提高高场沟道电子迁移率,(a) Pure SiO2 (b) NH3-nitrided SiO2 N2O nitrided SiO2,N掺杂,Degradation of MOS Device,改善了界面态得产生,影响迁移率情况,F掺杂,Degradation of MOS Device,优点：,对热载流子的抑制效应：Si-F Si-H抑制NBTI效应,优点：,增加了硼穿通,Degradation of
34、MOS Device,器件寿命预测,Degradation of MOS Device,寿命预测,被广泛采用但不是唯一方法加速实验：更高的应力条件 测量Isub，Id的变化，确定寿命基于幸运电子模型lucky electron model，器件寿命 :,C常数，依赖于工艺 Isub/Id倍增因子反映电场强度Id/W沟道电子浓度 m常数，通常2.7 3.2,Degradation of MOS Device,m的确定,能量因子m,Degradation of MOS Device,寿命预测,测量工作条件下的Isub, Id从应力条件外推出工作条件下的,Log( ),Normal operatio
35、n,Lifetime,Degradation of MOS Device,一个例子,Siemens: W.Weber and R.Thewes, Semicond.Sci.Technol., 10, p.1432.,DC,AC,DC和AC 之间几乎没有差别,Degradation of MOS Device,考虑因素,典型的测试/工作条件,测试条件通常采用DC偏压最坏应力条件Isub=max避免AC测试！寄生电感的影响工作条件逻辑：等效为AC模拟：近似为DC条件,Degradation of MOS Device,考虑因素,占空比，D,在同样的工作电压下:,绝大多数的损伤发生的时间区域?,Vd
36、,Vg,Damages,过渡区,Degradation of MOS Device,考虑因素,温度影响,芯片内温度：120oC缺陷产生增加如何影响击穿?缺陷产生：热激发应力温度条件：室温最坏条件原因：更高温度 更低迁移率更低迁移率：更不“热”效果：更少损伤,Degradation of MOS Device,考虑因素,电感环的影响,更高电压：更短寿命电压能否超过电源电压?芯片中存在电感和寄生电感在1.1电源电压下确定最坏寿命,Degradation of MOS Device,例子,确定nMOSFETs寿命，首先测量Isub, Id和寿命：加速应力实验得到如下数据:Isub/Id0.1 0.0
37、7 0.05 0.03 0.02 0.01Id/W (A/m)9.010-4 8.310-4 7.510-4 6.810-4 6.210-4 5.010-4 55s 3min 8m53s 39m12s 2h48m 27h46m 在正常工作条件下:Isub/Id 6.010-4(无电压环) 1.010-3(有电压环) Id/W (A/m) 3.010-4(无电压环) 3.410-4(有电压环) 估计器件寿命：(i) 无电压环，占空比=100%(ii) 有电压环，占空比=100%(iii)有电压环，占空比=1%,Degradation of MOS Device,计算,确定能量因子m,Id/W (
38、A/m)9.010-4 8.310-4 7.510-4 6.810-4 6.210-4 5.010-4 55s 3min 8m53s 39m12s 2h48m 27h46m Id/W (C/m)0.05 0.15 0.40 1.86 6.26 50.12,Degradation of MOS Device,确定m,通过拟合：m=3,Degradation of MOS Device,计算,Isub/Id0.1 0.07 0.05 0.03 0.02 0.01Id/W (A/m)9.010-4 8.310-4 7.510-4 6.810-4 6.210-4 5.010-4 9.010-7 2.9
39、10-7 9.410-8 1.810-8 5.010-9 5.010-10 55s 3min 8m53s 39m12s 2h48m 27h46m,Degradation of MOS Device,作图log(),Degradation of MOS Device,寿命预测,(工作条件)6.5 10-14(无电压环) 3.410-13(有电压环),(无电压环)=7.78108 sec =24.7years(有电压环)=1.48108 sec =4.7years占空比=1%：(有电压环)=470years,MOS器件可靠性测量方法,测量步骤,(a) 沟道热载流子(CHC) (b) 漏端雪崩产生热
40、载流子(DAHC)(c) 二次产生的热载流子 (SGHC)(d) 衬底热载流子注入 (SHC),器件退化应力模式,MOS器件可靠性未来研究,深亚微米MOS器件的退化未来的研究,100-nm技术的MOS器件可靠性 (SOC),l热载流子退化 尽管工作电压已经下降，依然是一个严重的问题l负偏压温度改变引起的不稳定Negative bias-temperature instability 被认为代替热载流子退化，将成为限制CMOS器件寿命的主要因素l硼穿通 将在薄栅氧化层扩散，并进入衬底，改变pMOSFET的阈值电压,Degradation of MOS Device,l高k介质薄膜界面特性 依然存在谁是最好介质的争论，并且大规模生产的时间还无法确定l浮栅类型的非挥发MEMORY中存在的SILC(Stress-induced leakage current) 存在常规SILC无法解释的大泄漏电流 异常SILC,对100-nm技术，SOC被预期为Si工业的驱动力。几种主要的器件将集成在在SOC中，每个器件都要求具备足够的可靠性。因此需要仔细的优化，但这是非常困难的。,Degradation of MOS Device,结 束,
