精品大学课件--南开大学数字电子--第五章　时序逻辑电路.docx

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1、标准美女-出售国内外标准、论文、大学课件、考研资料等本文档由标准美女（标准王国）整理，仅作学习交流使用。如文档存在缺页、字迹模糊、乱码等情况，请大家通过论坛消息与我联系。 第 五 章 时序逻辑电路 内容提要这一章介绍时序逻辑电路的特点以及时序逻辑电路的分析方法和设计方法。触发器是组成时序逻辑电路的基本电路，因此时序逻辑电路的分析方法与组合逻辑电路分析方法比较要复杂得多，必须掌握。 介绍了寄存器、计数器等数字系统和计算机常用同步时序逻辑电路的电路结构、工作原理和使用方法。也通过举例简单介绍了异步时序逻辑电路的特点。 除介绍常规同步时序逻辑电路的设计方法，也介绍采用中、大规模集成电路设计同步时序逻

2、辑电路的方法。5.1 时序逻辑电路结构与特点1、 数字逻辑电路由两部分组成 组合逻辑电路，简称组合电路。 时序逻辑电路，简称时序电路。时序逻辑电路: 任一时刻的输出不仅取决于当时的输入信号,而且还与电路的原来状态有关。 2、电路结构 串行加法器 时序电路框图由串行加法器知，时序逻辑电路是由组合电路和存储电路两部分组成，存储电路是必须有的。一般结构如右图： 它们之间的关系是： 这三组方程可全面描述时序电路的逻辑功能。3、 时序电路特点： 时序电路一般由组合电路和存储电路两部分电路组成。 由具有记忆功能的存储电路记住电路当前时刻的状态，并产生下一时刻的状态； 存储电路的基本单元电路是触发器； 电路

3、必须具有反馈功能，增加两组反馈线：第一组反馈线z1zk 是存储电路当前时刻的输入第二组反馈线q1ql是存储电路下一时刻的输出 存储电路当前时刻的状态，称为现态或初态；下一时刻的状态，称为次态或新态。4、 时序电路的分类根据动作特点分：同步时序电路触发器状态变化在同一时钟信号下同时发生。异步时序电路触发器状态变化不是同时发生。根据输出信号分：米利（Mealy）型输出取决于状态和输入。穆尔（Moore）型输出仅取决于状态。5.2 时序逻辑电路的分析方法 一、同步时序逻辑电路的分析方法根据已知的同步时序逻辑电路图，经过分析确定其逻辑功能。由于同步时序逻辑电路中所有触发器是在同一时钟脉冲作用下工作的，

4、所以同步时序逻辑电路的分析方法比异步时序逻辑电路简单。时序电路的逻辑功能可以用输出方程、驱动方程和状态方程来描述，因此，只要写出给定电路的这三个方程，该电路的逻辑功能也就清楚了。分析步骤如下：根据给定的逻辑图，写出每个触发器的驱动方程；把驱动方代入相应触发器的特性方程，得出每个触发器的状态方程；根据给定的逻辑图，写出电路的输出方程。例1. 电路逻辑图如下，分析其逻辑功能。解：1、根据给定的逻辑图，写出每个触发器的驱动方程 2、 把驱动方程代入 JK 触发器的特性方程 ，得出每个触发器的状态方程。 3、根据给定的逻辑图，写出电路的输出方程。 有了三组方程，时序电路的功能也就明确了。但并不直观。需

5、要直观描述。有： 状态转换表描述次态、输出与初态和输入之间关系的表格。 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 1 111是无效状态，如果无效状态在时钟作用下，进入有效状态，称为电路能够自启动，否则为不能自启动。 状态转换图更形象、直观 圆圈表示状态，箭头表示转换方向，箭头旁注明转换前的输入和输出。/YQ3Q2Q1 时序图在序列时钟作用下，电路的状态和输出随时间变化的波形图。 结论：这是一个能自启动的同步七进制加法计

6、数器（摩尔型电路，无外部输入）。典型的同步时序逻辑电路。例2. 分析图示电路逻辑功能，写出电路方程，画出状态图。 状态转换图 解： 1、根据给定的逻辑图，写出每个触发器的驱动方程。 2、把驱动方程代入 D 触发器的特性方程，得出每个触发 器的状态方程。 3、根据给定的逻辑图，写出电路的输出方程4、画出状态图和状态表5、 结论：这是一个 4 进制可逆计数器，当A= 0 时，实现加 1 计数，当 A= 1 时实现减 1 计数。Y是进位输出或借位输出信号.二、异步时序逻辑电路的分析方法 例3、分析图示电路逻辑功能。 触发器时钟不同，状态变化只发生在时钟到来时。 1、 驱动方程 2、 状态方程 cpi

7、只表示有时钟时，状态变化。 3、输出方程 C = Q3 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 1 0 0 1 1 1 0 1 0 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 0 1 0 0 0 1 0 1 0 1 1 1 0 1 1 0 0 0 0 1 0 1 0 1 0 1 0 1 1 1 0 0 0 1 0 0 0 1 1 1 0 cp3 cp2 cp1 C4、状态转换表 5、状态图 结论：能自启动的异步五进制加法计数器。5.3 寄存器和移位寄存器寄存器是计算机和其它数字系统中最广泛使用的逻辑部件，它能暂时存放代码1和0，所以只要触发器

8、具有置0、置1功能即可。一个触发器能存储一位二进制代码，N 个触发器组成 N 位寄存器能存储 N 位二进制代码。各种触发器均能构成寄存器，用 D 触发器最简单。寄存器是同步时序电路，写入脉冲连到所有触发器时钟输入端。一、普通寄存器普通寄存器是最简单的寄存器，在写入脉冲的作用下，接收输入端的数据、并送到输出端。 1、电路（175） 维持阻塞型 D触发器构成。 D数据端， Q输出端， 复位端。2、原理 1）、数据放到D端； 2）、CP上升沿到时，Q随D变化。新的信号不到，Q保持不变。 为提高使用灵活性，可增加附加功能，如 CC4076，除异步置0外，还有三态控制和保持功能。一位输入如图：由图知：

9、时，三态门有输出；否则输出为高阻态。 时，装入数据，CP下降沿到来后，数据存入触发器。 时，触发器保持原态。以上两种都属并行输入、并行输出寄存器。 二、移位寄存器 移位寄存器除了具有存储代码的功能外，还具有移位功能。所谓移位功能，是指寄存器里存储的代码在移位脉冲的作用下依次左移或右移。移位具有运算功能。 1、单向移位寄存器 由边沿D触发器构成的四位单向移位寄存器如图： 1）、电路（右移寄存器） 2）、原理如果数据为1011，四个脉冲过后，此时可并行输出；串行输出端出现第一个数据，八个移位脉冲过后，全部数据输出。为右移寄存器。3）、波形图 第四个脉冲过后可以并行输出，串行输出可输出第一个数。第八

10、个时钟过后全部输出完毕。 2、双向移位寄存器同时具有接收、右移、左移、保持等逻辑功能的多功能寄存器在计算机和数字系统中得到广泛应用。由三个 D 触发器和控制电路组成的3 位双向移位寄存器逻辑图如图示。R是右移输入端，L是左移输入端。控制电路由2-4译码器构成， 方式控制端操作如下： S1S0 = 00寄存器内容保持 S1S0 = 10寄存器内容左移 S1S0 = 01寄存器内容右移 S1S0 = 11寄存器接收数据（并行输入）以上各项操作均在时钟脉冲上升沿到来后有效。 194A道理完全相同， 只是用RS触发器。54计数器 计数器是数字系统和计算机中广泛使用的逻辑器件,计数器不仅用于对时钟脉冲进

11、行计数，还用作分频、定时、控制等。通常把作用于计数器的时钟脉冲称为计数脉冲，用 CP 表示。计数器的分类方法很多。按触发器状态是否同时改变分为：同步计数器和异步计数器；按计数过程中数字增减分为：加法计数器、减法计数器和可逆计数器；按数字的编码方式分为：二进制计数器、二-十进制计数器和非二进制计数器（如环形计数器、扭环形计数器等）；按计数容量分为十进制计数器、六十进制计数器等。一个触发器只能计一位二进制数，多位计数器可以由多级触发器组成，但应由低位向高位提供进(借)位信号。一、同步计数器1、 同步二进制计数器Q2 Q1 Q00 0 00 0 10 1 00 1 11 0 01 0 11 1 01

12、 1 10 0 0 1）、同步二进制加法计数器 同步二进制加法计数器是在计数脉冲驱动下，使计数器进行加 1的计数。状态变化顺序如表：由表知：最低位来一个时钟，翻转一次；其它位当低位全为1时，来时钟翻转，否则保持。所以可由T触发器或T 触发器构成。由 T触发器构成的三位同步二进制加法计数器电路结构如图： 由图知： 如果是n位，则以上为驱动方程。输出方程： 知道了 T 触发器驱动方程通式，就可以很容易的连接 2n 进制加法计数器。 电路状态方程和时序图根据T触发器的特性方程 ，写出电路状态方程：时序波形图000 001 010 011111 110 101 100 状态图： 加法计数器用作分频器

13、从时序波形图看出，在周期性 CP 的驱动下，三个触发器的输出信号的周期，分别是 CP 周期的二倍、四倍、八倍，频率是周期的倒数，Q0 端的输出频率是时钟频率的二分之一，称为二分频、依此类推四分频、八分频，这种效应叫做“分频”。经过 n 级二进制计数器，输出信号频率减为CP 频率的 2n 分之一。在常用的电子钟表中，用频率为 32768Hz 的晶体振荡器产生 CP，经 15 级二进制计数器分频，就得到周期为 1 秒的信号。用这种方法，还可以得到周期为 1 分、1 小时，乃至于更长的标志时间的信号。 2）、同步二进制减法计数器 减法计数器的状态变化如表，低位状态全为0时，再来时钟，状态翻转。所以，

14、电路结构类似加法计数器，由T触发器构成，只是：Q2 Q1 Q00 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0 由JK触发器构成的同步二进制减法计数器如图：不难想见，可逆的二进制计数器应如图： M=0时做加法，M=时做减法。 C加到高位的T端，是进位或借位输出。3）、典型同步二进制加法计数器74161 符号： 原理： 时，置0；时，工作：若，使门4输出为1，门3输出为，门2输出为D1，则J=，K= D1，CP上升沿到来时，Q1= D1，即预置数。 若，EP=0、ET=1，则，Q1保持。若，EP=x、ET=0，同样J1=K1=0，Q1保持，但C=0。若，

15、EP=ET=1，则J1=K1=Q0，CP到来时，Q1保持或翻转，即计数。以后级，则J i =K i =Q i-1Qi-2Q0。2、 同步十进制计数器二进制计数器宜作为机器内部的逻辑部件。为适应人们习惯，许多测量仪器中都用 BCD 码计数器。其中最常用的是 8421 BCD码。8421 BCD 码是用四位二进制码表示一位十进制数，因而需用四个触发器组成一位十进制数计数器。下面以 8421 BCD 码加法计数器为例，说明这类计数器的组成。 电路结构8421 BCD 加法计数器状态表。4 个触发器有 16个 状态，十进制计数器只选用了其中的 10 个状态，因此有 6 个多余态。就状态转移过程而言，S

16、0 转移到S9 的过程中，十进制计数器和二进制计数器是相同的。不同之处在于十进制计数器由S9 返回到 S0，二进制计数器自 S9 转移为 S10，直到转移为 S15 后，才返回到 S0。 根据上述特点，只要改变 S9 的状态转移路径，就可以组成十进制计数器。由上面的状态表知，十进制计数器由 S9 转移为 S0 时，1001 0000，而16进制是1001 1010因而触发器驱动方程和输出方程应为： 电路图 状态图可自启动。 时序波形图典型电路74160 完全同74161， 只是为十进制。二、 异步计数器 所谓异步计数器是指作用于计数器内各触发器的时钟脉冲不是来自于同一外接 CP，因而各触发器不

17、是同时变化，这种计数器的计数速度慢。1、异步二进制计数器（M 2n）异步二进制计数器在做加 1 或减 1 计数时，是采取从低位到高位逐位进位或借位的方式工作的。因此，各个触发器不是同时翻转的。M为计数器容量。组成异步二进制计数器的各个触发器均连接成计数方式(T 触发器)，如下图所示： 所谓触发器计数方式，就是使触发器进行“求反”操作，即 多级计数器的每一级触发器，实际上也只作“求反操作，只是在前级进(借)位时才执行这种操作。在设计二进制加法计数器时，当前级 Q 端为高电平时，预示将要进位。 1）、加法计数器 当前级 Q 端为高电平时，预示将要进位，电路结构如图示。 下降沿触发的触发器结构如图示

18、：特点：全为T 触发器；特点：全为T 触发器； 上升沿触发的触发器结构如图示：由于触发器的输出信号相对于初始的 CP 的延迟时间随级数增加而累加，故各级的输出信号不是同步信号，因而叫做异步计数器。 2）、减法计数器由于低位由0变1时产生借位，和加法正相反，所以时钟的取法也项。反。下降沿触发的触发器： 上升沿触发的触发器： 2、异步十进制计数器 由异步二进制计数器为基础加以修改组成。 1）、电路 2）、 原理 设初态为 0000，第八个时钟到来前，第三位的J=K=1，翻转状态，F3不变；第八个时钟到来时，F1的翻转使F3翻转，由0111变为1000，第九个时钟到来时，变为1001，第十个时钟到来

19、时 ，F1 、F3翻转，回到0000态。3）、典型电路74LS290二五十进制计数器在上图中，把F0和后面分开，再加上置0、置9端而成。计数脉冲接CP0，Q0输出，为二进制；计数脉冲接CP1，Q3 Q2Q1输出，为五进制；计数脉冲接CP0，Q0接CP1，Q3 Q2Q1 Q0输出，为十进制。S90S91=11，置9，R00R01=11，置0。平时均为0。 三、任意进制计数器成品多为二、十进制计数器，如需其它进制，则可用已有计数器适当连接而成。已有为N进制计数器，需得到M进制计数器，可分MN和MN两种情况.1、 MN的情况 必须用多片 若M=N1N2，则可采用串行进位或并行进位方式：例2：用160

20、设计100进制计数器。解：（1）、并行进位方式 （2）、用串行进位 若M为素数,则用整体置0或者整体0的方法。 例3：用161设计29进制计数器。 （1）、用整体复位法（2） 整体置数法 四、移位寄存器型计数器 1、 环形计数器由D触发器构成：1000 01000001 00100111 10111110 1101状态图：特点： 简单；状态利用率低，n/2n；不能自启动。2、 扭环形计数器状态图：特点：状态利用率提高，2n/2n；不能自启动。55 时序路辑电路的设计方法一、 同步时序路辑电路的设计方法 例1：用JK 触发器设计一个带进位输出的同步六进制加法计数器。 解： 1、确定状态采用842

21、1BCD码，六个状态为：S0=000 ，S1=001， S2=010， S3=011，S4=100 ，S5=101。用3个触发器。2、 列状态转换表3、 求驱动方程和输出方程由图得状态方程和输出方程: 和JK触发器的特性方程相比较,得驱动方程:110 111 111 0004、 检查能否自启动 所以能自启动。 5、 画出电路图例2 设计一个串行数据检测器,连续输入3个或3个以上的1时输出为1,其它情况输出为0。 解： 1、进行逻辑抽象，画出状态图。输入为x，输出为Y。没输入1以前的状态为S0，输入一个1以后的状态为S1，连续输入两个1以后为S2，连续输入3个或3个以上1以后为S3。状态转换表如

22、下： 状态图如下: 状态化简:若几个状态,在相同的输入下有相同的输出,并转换到同一状态,称为等价状态。等价状态可合并为一个。给状态赋值,让S0=00,S1=01,S2=11，则状态转换表如表： 2、 求驱动方程和输出方程 选用D 触发器，则： 011 000 111 1103、 检查自启动 可以自启动。4、 画电路图二、 异步时序电路的设计例：用维阻型D触发器设计一个能自启动的异步五进制减法计数器。解：1、用8421BCD码 2、 列状态表或画时序图确定时钟。 确定时钟原则：1）、翻转时必须有时钟，时钟数越少越好； 2）、两次翻转间的最小时间间隔作为时钟周期。 3）、 CP0=CP。根据以上原则，得： 。3、 求驱动方程和输出方程注意：无时钟时，按约束项处理。4、 检查自启动由卡诺图知：注意Q1有无时钟。101 001110 001111 011 5、 画出电路图三、 时序电路的自启动设计例： 设计一个能自启动的三位扭环形计数器。解： 1、三位扭环形计数器的基本电路： 2、状态图： 只改变D0的驱动, 状态图改为:3、修改后的 的卡诺图如下： 4、电路图5、 由卡诺图知，状态转换图如下：以上自启动设计方法适用于任何一种时序电路的设计。作业：精 品 文 档32标准美女-出售国内外标准、论文、大学课件、考研资料等