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1、基于FPGA的点阵显示系统的设计,学 生：xxx 专业班级：xxxx 指导老师：xxxx 学 校：xxxx 学 号：xxxx,1.1 课题研究的背景和意义,LED点阵显示屏是集微电子技术、计算机技术、信息处理技术于一体的大型显示屏系统。它以色彩鲜艳、动态范围广、亮度高、寿命长、工作稳定等优点而成为众多显示媒体以及户外作业显示的理想选择。受到体育场馆用LED显示屏需求快速增长的带动，近年来，中国LED显示屏应用逐步增多。目前，LED已经广泛应用在银行、火车站、广告栏、体育馆之中。因此，本设计是很有必要的，之所以基于FPGA设计是因为现场可编程门阵列设计周期小，灵活度高，适合用于小批量系统，提高系
2、统的可靠性和集成度。并且采用编写灵活的VHDL编写主程序。本设计可以方便的应用到各类广告宣传中。LED点阵显示特点：（1）可以显示各种数字、文字、图表、曲线、图形；（2）采用纯红、高绿作双基色发光器件，发光亮度高，色彩鲜艳、丰富；（3）显示效果清晰、稳定、功耗低、寿命长；（4）优质铝合金结构，磨沙、银镜或钛金不锈钢包边。尺寸和规格可根据 需要灵活组合；（5）支持各种计算机网络，编辑软件丰富、易用；（6）适用于室内、外所有信息发布及广告宣传场所。如：银行、证券交易所、商场、市场、宾馆、洒楼、电信、邮政、医院、车站、机场等。,1.2 FPGA设计的特点,FPGA的主要特点是:寄存器数目多,采用查找
3、表计数,适合时序逻辑设计。但是互连复杂,由于互连采用开关矩阵,因而使得延时估计往往不十分准确。FPGA也有其自身的局限性,其一就是器件规模的限制,其二就是单元延迟比较大。所以,在设计者选定某一FPGA器件后,要求设计者对器件的结构、性能作深入的了解,在体系结构设计时,就必须考虑到器件本身的结构及性能,尽可能使设计的结构满足器件本身的要求.这样就增加了设计的难度。,2.1设计任务与要求,设计任务：设计一个基于FPGA的点阵显示控制器，能够进行一屏一字的进行汉字的显示和屏幕清除控制。,设计要求（1）输出预定义“雅、安、加、油”四个汉字；（2）输出汉字循环显示；（3）操作方便、可维护性高；（4）程序
4、简捷，便于修改。,2.2 设计原理,根据系统设计的要求，设计主要由：控制模块、时钟模块、分频器模块、计数器模块、并置模块、存储器模块和显示模块构成。（如右图）其中控制模块主要用于控制整个电路的运行。时钟模块主要用于提供时钟信号，让电路工作。分频器主要讲时钟进行分频，产生比原来时钟小得多的另一信号。计数器模块主要在时钟的驱动下为存储器提供扫描地址，实现对点阵模块的控制。并置模块主要用于将两个时钟信号并置，从而实现汉字间的循环显示。存储器模块主要用于存储汉字的字型码，可通过改变字型码实现不同的汉字显示。显示模块就是LED点阵。,2.3 显示原理,1616扫描LED点阵有16个共阴极输出端口,每个共
5、阴极对应有16个LED显示灯，所以其扫描译码地址需4位信号线（SEL0-SEL3），其汉字扫描码由16位段地址（0-15）输入。通过时钟的每列扫描显示完整汉字。我们可以将16X16点阵看成4个8X8点阵拼凑在一起。（下图为8*8等效电路图）,2.3.1 LED的显示原理,8*8点阵共需要64发光二级管组成，且每个发光二极管的正负极都是放置在行线和列线上的，只需要对应的阳极为“1”，阴极为“0”，则相应的二极管就亮。如果要显示字体，只需要通过编辑控制各显示点对应的阳极端和阴极端的电平,就可以有效控制各显示点的亮灭。,2.3.2 汉字的显示原理,汉字显示使用的是1616的点阵，列选信号为SEL0，
6、SEL1，SEL2,SEL3,经4-16译码器输出16列，从左起为第一列，列选信号是由一个4位向量SEL3.0控制；行选信号为H0H15,是由16个行信号组成的，每一行由一个单独的位来控制，高电平有效。例如“0000”表示第0列“0000000000000001”表示第一行的点亮。由于列是由一个向量决定，而每一时刻的值只能有一个固定的值，因而只能使某一列的若干个点亮，因此就决定了用逐列扫描的方法。,2.4 汉字显示,2.4.1 列循环扫描,通过对每一列的扫描来完成对汉字的实现，只要扫描的频率足够快，就能 给人以连续的感觉。因此要控制扫描的频率，不能太低，否则，就会造成视觉上的不连续，本设计的扫
7、描频率不得低于50Hz,2.4.2 字符样式设计,本次设计显示汉字为“雅、安、加、油”四个汉字。按下图显示效果可以得出程序代码。白色部分取“0”，黑色部分取“1”。由于本次设计采用列扫描，例如“雅”字第9列应该为“0000111111110000”。,2.4.3 字母循环扫描及期间的延时环节,为使汉字不断地循环显示，并且使每个字母之间有停顿，就需要在中间加一定的延时和循环环节。在这一环节中，可以通过修改延时的数值来控制每个汉字的显示时间。,2.4.4 屏幕清楚功能,为使本设计更加完善，便于使用控制。增加清除屏幕功能。当rst健按下时，屏幕清空。,3.1 调试与仿真,3.1.1 建立工作库文件夹
8、和编辑设计文件（1）新建一个文件夹。首先利用资源管理器新建一个文件夹，这里假设本设计的文件夹取名为DZXS。（2）输入源程序。打开QuartusII6.0，选择菜单“File”“New”命令，在“New”窗口的“Device Design Files”中选择编译文件的语言类型，这里选择“VHDL File”,然后在VHDL文本编译窗中输入源程序。（3）文件存盘。选择“File”“Save As”命令，找到已设立的文件夹，存盘文件名应该与实体名一致。当出现问句“do you want to create”时，若单机“是”按钮，则直接进入创建工程流程。3.1.2创建工程（1）打开建立新工程管理窗口
9、。选择菜单“File”“New Project Wizard”命令。（2）将设计文件加入工程中。（3）选择仿真器和综合器类型。选择默认“NONE”。（4）选择目标芯片。单击“Next”按钮，选择目标芯片。首先在Family栏中选择芯片系列，选择芯片为EP2C5T144C8。,3.1.3编译前设置(1)选择配置期间的工作方式。单击“Device&Pin Options”按钮进入选择窗口，此时将弹出“Device&Pin Options”窗口，在General项中选中“Auto-restart configuration after error”，使对FPGA的配置失败后能自动重新配置，并加入JT
10、AG用户编码。（2）选择配置器件和编程方式。如果希望编程配置文件能再压缩后下载到配置器件中，可在编译前做好设置；在“Configuration”项中，将“Generate compressed bitstreams”处选择打勾，就能产生用于EPCS的POF压缩配置文件。在Configuration device选项页中，选择配置器件为EPCS1，其配置模式可选择为Active Serial。（3）选择目标器件闲置引脚的状态。在“Device&Pin Options”按钮后的“Unused Pins”页，此页中可根据实际需要选择目标器件闲置引脚的状态，将目标器件闲置引脚的输入状态改为高阻态，即选
11、As input,tri-stated。,3.1.4全程编译 设置好前面的内容之后，就可以进行编译了。选择Processing菜单中start compilation，在窗口的下方processing栏中显示编译信息。完成后在工程管理窗口左是角显示了工dzxs的层次结构和其中结构模块耗用的逻辑宏单元数。此栏的右边是编译处理流程，包括数据网表建立、逻辑综合、适配、配置文件装配和时序分析等。3.1.5时序仿真 工程编译通过后，必须对其功能和时序特性进行仿真测试，以了解设计结果是否满足原设计的要求。（1）打开波形编辑器。选择“File”菜单的New窗口，然后选择“Other Files”项中的“Ve
12、ctor Waveform File”，单击“OK”按钮，即出现空白的波形编辑器，注意将窗口扩大，以利于观察。（2）设置仿真时间区域。对于时序仿真来说，将仿真时间轴设置在一个合理的时间区域上是十分重要的。通常设置的时间范围在数十微秒间,（3）将工程“dzxs”的端口信号名选入波形编辑器中，所选的端口有clk,enable及总线h0和h8。设置clk的时钟周期为2us，占空比为50%。（4）仿真器参数设置。选择菜单Assignment中的Settings，在Settings窗口下选择Simulator，在右侧的simulation mode项下选择timing，即选择时序仿真，并选择仿真激励文件
13、名dzxs.vwf。选择simulation options栏，确认选定simulation coverage reporting;毛刺检测Glitch detection 为1ns 宽度;选中Run simulation until all vector stimuli 全程仿真。设置输入参数。（5）启动仿真器。现在所有设置进行完毕，在菜单“Processing”项下选择“Start Simulation”，直到出现Simulation was successful，仿真结束。（如下图）（6）观察仿真结果。仿真波形文件“Simulation Report”通常会自动弹出。如果在启动仿真运行后，并没有出现仿真完成后的波形图，而是出现“Cant open Simulation Report Window”，但报告仿真成功，则可自己打开仿真波形报告，选择“Processing”“Simulation Report”。,真诚感谢,各位老师！各位同学！,结束,
