《第3单元集成电路成品测试基础ppt课件.pptx》由会员分享，可在线阅读，更多相关《第3单元集成电路成品测试基础ppt课件.pptx（40页珍藏版）》请在三一办公上搜索。
1、第三单元集成电路成品测试基础,第三单元 集成电路成品测试基础,测试基本问题测试中的故障模型测试主要项目测试基本方法,1.测试基本问题,集成电路测试贯穿于集成电路设计、制造、封装，以及应用的全过程。,1.测试基本问题,概述集成电路的成品测试是将被测集成电路放置在测试设备的测试夹具平台上，测试设备根据需要产生一系列测试输入信号加到被测集成电路上，比较输出响应信号与预期正常输出结果，一致则通过，产品通过，否则不合格。,1.测试基本问题,例：数字电路测试时间（=测试向量数 测试速率）三输入与非门，3个输入端假定测试设备的频率为1 MHz，则一个输入激励需要进行1 s完成，完成单个门测试需要8 s。,N
2、AND,1.测试基本问题,32位加法器，共65个输入端假定测试设备的频率为1 GHz，则一个输入激励需要进行1 ns完成，完成单个芯片测试需用时265 10-9 s=3.69 1010 s=1.17 103 年而加法器只是微处理器芯片中的一个功能部件。,集成电路成品测试一般是在自动测试设备（ATE：Automatic Test Equipment）上进行的，ATE有数字、模拟、数/模混合、存储器和SOC等不同类型，有高、中、低不同档次，有通用和专用测试设备。,1.测试基本问题,1.测试基本问题,集成电路测试成本编制VLSI测试程序所花时间比系统设计的时间长得多，测试成本占总成本的30 50%。
3、成本主要取决于先进和使用的测试技术、测试设备费及测试效率。具体包括：芯片的内测试与自测试技术的开发费用各种相关测试仪器与ATE的设备费用相关测试人员的总费用测试所占用的机时费用,1.测试基本问题,集成电路测试质量评估集成电路测试质量主要有3大指标：有效性（availability）、可靠性（reliability）、成本效能（cost effective）测试的有效性：对集成电路所存在的缺陷、故障和失效的检测率测试的可靠性：对集成电路检测和评估的可重复性及可信度测试的成本效能：对集成电路的测试效果发生作用的成本测试质量与测试成本之间相互矛盾，必须折中考虑。,1.测试基本问题,测试基本概念集成电
4、路的不正常状态有缺陷（defect）、故障（fault）和失效（failure）。由于设计考虑不周全或制造过程中的一些物理、化学因素，导致的集成电路不符合技术条件而不能正常工作，称为集成电路存在缺陷。集成电路的缺陷导致它的功能发生变化，称为故障。故障是表象，相对稳定，易于测试；缺陷相对隐蔽和微观，查找和定位较难。使用者一般只研究故障，开发人员要找出具体缺陷，并改进。故障可以使集成电路失效，也可能不失效，如果丧失了其特定规范要求的功能，则称为失效。,1.测试基本问题,集成电路测试故障归类,1.测试基本问题,数字集成电路测试对数字集成电路来说，最主要是测试其功能、时序关系和逻辑关系等。测试主要分为
5、故障检测和故障诊断。故障检测（fault detection）：仅是检测集成电路中是否存在故障。其基本任务是根据输入激励量和输出响应量来判断集成电路状态的故障情况。故障诊断（fault diagnosis）：不仅要检测集成电路中是否存在故障，而且要指出故障位置，作故障定位。,1.测试基本问题,测试向量（vector）：测试时加载到集成电路的各输入端，作为测试用的输入信号。n输入组合逻辑共有2n个测试向量。对应于每个测试向量的正常电路的输出向量，称为无故障输出向量。测试码（code）：能够检测出电路中某个故障的输入激励（测试向量）。组合逻辑电路的测试码是输入信号的一种赋值组合，时序逻辑电路的测试
6、码是输入信号的若干种赋值组合的有序排列（测试序列）。测试图形（pattern）：测试输入向量和集成电路对输入测试向量的无故障输出响应的合称。故障测试集：简称测试集，测试码或测试图形的集合。,1.测试基本问题,故障检测和故障诊断的首要问题是测试图形的生成。测试生成过程要能迅速准确地得到测试码，并且能判断测试码的有效性，还要保证测试码尽量简单，必须讨论测试码与测试图形的各种生成方法和集成电路的各类故障模型。数字集成电路的故障模型可以分为逻辑门层次的故障模型、晶体管层次的故障模型和功能模块层次的故障模型。逻辑门层次的故障模型不能描述电路在晶体管层次的全部故障；晶体管层次的故障模型更能准确描述各种物理
7、缺陷的电路行为和故障特征，但增加了测试的复杂性；功能模块层次的故障模型适于大规模集成电路的测试。,1.测试基本问题,1.测试基本问题,模拟集成电路测试模拟集成电路的构成、原理和应用决定了其测试比数字电路更麻烦，测试难点为电路的输入信号和输出信号之间存在著复杂关系，电路参数量值变化很宽，被测的内容项目多，最简单的线性运算放大器的检测内容项目可达20 30个，而且内容不同，互不相关。模拟集成电路的故障分为硬故障（灾难性故障）和软故障（参数故障）两种。通常，硬故障占70 85%，较容易检测；软故障占15 30%，却测试困难。软故障的故障模型建立繁琐，并且准确仿真困难。目前，模拟集成电路测试方法有传统
8、功能测试、基于模型的模拟集成电路测试和基于数字信号处理的模拟集成电路测试。,1.测试基本问题,测试规范和测试计划集成电路的规范文件产生于集成电路设计开发阶段。通常有以下几项,1.测试基本问题,集成电路测试计划包含测试项目和确定测试设备。测试项目有功能测试、参数测试、老化测试、速度分级和可靠性等级测试等。测试设备的选择与集成电路测试的项目、精度和成本密切相关，要考虑测试设备的测试吞吐量，以及测试设备的测试时钟速率、定时准确度、时间分辨率、测试引脚通道数、测试图形深度、同测数、电气参数准确度等，还要论定测试设备的可用程度，并估算分摊到每个器件或每条引脚的测试成本等。,第三单元 集成电路成品测试基础
9、,测试基本问题测试中的故障模型测试主要项目测试基本方法,2.测试中的故障模型,在电路中故障的发生可能是由于元器件内部缺陷、信号线断裂、线连接与地或电源短路、信号线之间短路、延迟时间过长等原因导致的，像一些设计过程中的设计规则冲突、设计错误等都会导致故障。大量实验表明由于设计规则冲突等导致的特定故障在电路级芯片中只占总体故障的10%左右，而到系统级时这种故障达到了44%，差的设计也可能导致一些亚稳态的故障等。总体上故障的效果可以用一个模型来表示，现在常用的模型有固定故障模型（stuck-at fault）、桥接故障模型（bridging fault）、固定开路模型（stuck-open faul
10、t）。,2.测试中的故障模型,固定故障模型在逻辑电路中最常用的故障模型就是固定故障模型，模型假设一个逻辑门的故障导致其中的输入值或输出值被固定为逻辑0或逻辑1stuck-at-0（s-a-0）：固定为逻辑0stuck-at-1（s-a-1）：固定为逻辑1例：2输入与非门s-a-1故障输入向量01可以判断输入A端是否有s-a-1故障。,NAND,2.测试中的故障模型,固定故障模型是一种测试技术中非常经典的故障模型，能够用来代表非常多的常见故障，如短路故障或开路故障。（CMOS工艺中光刻后反刻铝的时候，金属没去掉或去多了就会形成短路和开路。）1/2/3/4开路故障5输出端和VDD之间的短路故障6输
11、出端与GND之间的短路故障,2.测试中的故障模型,故障1将导致输入A端与MOS管T1和T3的栅极断开，在这种情况下，T1和T3中只有一个导通，另一个截止。因此，这个故障可以用A端固定一个值得方法来代表：如果A的故障是s-a-0，T1将会导通，而T3将截止；如果A的故障是s-a-1，T1将会截止，而T3将导通；如果同时出现故障1和3，就不能用固定模型来表示。故障2和4与故障1和3相类似。,2.测试中的故障模型,故障5会把输出与电源VDD短路，可看做s-a-1类型；故障6可看作s-a-0类型。固定模型可以用来描述电路中的单方向多重故障，即多条信号线同时出现s-a-1或s-a-0。固定障碍模型在中小
12、规模集成电路中应用效果很好，但用CMOS工艺生产的超大规模集成电路产生的逻辑故障有时不能用固定障碍来描述。,2.测试中的故障模型,2.测试中的故障模型,桥接故障桥接故障：由于信号线短路引起电路失效的故障。随着电路集成度不断提高，信号线之间出现短路的概率大大增加。长期试验发现，MOS型电路中桥接故障出现的概率远远高于其余故障的总和。桥接故障可以分为三种类型，即输入桥接故障、反馈桥接故障和非反馈桥接故障。,2.测试中的故障模型,桥接故障多发生在信号线与信号线之间，相邻信号线发生桥接的可能性最大。桥接故障与版图设计密切相关，在电路设计时必须严格遵守加工厂家规定的设计规则。这种由于信号线之间连接的关系
13、及对电路的影响可以用它们之间的逻辑关系来表示，称为“线逻辑”。一般正逻辑（高/低电平为1/0）下的桥接故障用“线与”表示，负逻辑（高/低电平为0/1）下的桥接故障用“线或”表示。线逻辑适用于晶体管级的电路，不适用于大规模集成电路。,2.测试中的故障模型,延迟故障“大故障”：电路功能彻底失效的故障。“小故障”：可能导致电路局部的开路或短路，不会导致电路逻辑功能破坏，只是使电路反应时间发生变化，表现为电路满足不了反应时间方面的要求。例如，某一故障使信号在发生由低电平到高电平转换时，对应的转换时间过长。这类故障可以用“延迟故障”来描述。,NAND,2.测试中的故障模型,暂时失效暂时失效，即软失效，不
14、具有重复性，因此难以寻找其规律。不同数字元件都会有暂时失效现象，而在存储器和微处理器中尤为突出。暂时失效主要有两种类型：暂态失效和间歇失效。暂态失效主要归因于外部条件的干扰，如电源扰动、电迁移干扰、带点颗粒、大气放电和静态放电等，可用暂态故障描述，难以诊断，主要通过减少外界干扰而排出。间歇失效主要归因于硬件状态的改变，如参数改变和时序不当，是计算机系统应用时失效的一个重要原因，具有间发性，难以观测及控制。,第三单元 集成电路成品测试基础,测试基本问题测试中的故障模型测试主要项目测试基本方法,3.测试主要项目,成品功能参数测试全参数全功能测试必须对参数体系中定义的每个参数都要进行准确的测量和测试
15、，一般在ATE测试头上进行。按电学测试方法和过程分类，可以分为加电压测电流（VFIM）、加电流测电压（IFVM）、加电压测电压（VFVM）和加电流测电流（IFIM）。全参数全功能测试可达到产品设计验证测试、产品制造验证测试和小批量产品分析测试的目的。一般“通过或不通过”测试是在自动分选机上进行的，它属于集成电路验收规范条件的产品测试，适用于集成电路大批量生产的低成本测试。,3.测试主要项目,功能测试：功能测试的目的是为了确定集成电路芯片是否执行正确设计方案和满足设计规范，是最重要的测试。直流（AC）参数测试：主要有开路测试、短路测试、最大电流测试、泄露测试、输出电流测试和阈值电压测试等。交流（
16、AC）参数：主要有上升时间测试、下降时间测试、传输延迟时间测试、工作频率测试、建立与保持时间测试、访问时间测试、刷新时间测试等。极限（裕量）参数：极限参数与集成电路工作环境变化密切相关，包括电源电压的拉偏情况下的电参数、许可的极限环境温度下的电参数、最坏情况下的静态功耗和动态功耗等。,3.测试主要项目,可靠性老化测试有使用寿命的电子元器件和电子整机产品都遵循失效率随时间t的变化曲线，又称浴盆曲线。失效率是以集成电路在单位时间内失效的次数（FIT）来表示的，FIT定义为集成电路在109 h工作时间内失效的次数。,3.测试主要项目,第I阶段：早期失效阶段，一种或几种具有一定普遍性的原因造成，出厂前
17、筛选可降低；第II阶段：偶然失效阶段，失效率稳定在较低水平，偶然因素引起，器件良好使用阶段；第III阶段：损耗失效阶段，失效率明显上升，全局性的因素造成，寿命即将终止。,3.测试主要项目,集成电路成品在出厂提交用户使用前，通常要做可靠性的老化测试，可以稳定集成电路特性并凸现早期故障失效产品，便于查明早期故障失效原因。老化测试的目的之一是在有限时间内，通过持续或周期性的加速应力试验，使容易早期故障失效的集成电路提前暴露，从而剔除早期故障失效的集成电路，老化测试又称为筛选测试。外加应力可以是施加温度、电压、湿度、加速度和机械应力等，非破坏性的应力、加速度试验才能用于老化筛选测试，破坏性的应力、加速
18、度试验只能用于抽样测试。,第三单元 集成电路成品测试基础,测试基本问题测试中的故障模型测试主要项目测试基本方法,4.测试基本方法,4.测试基本方法,测试码的生成主要有4种方法：穷举/伪穷举测试码、伪随机数测试码、测试生成算法和故障仿真。穷举/伪穷举测试码穷举测试：根据输入端个数，将所有可能的输入向量组合成测试集的。对组合逻辑电路来说，穷举测试码是完备的测试集，经过化简可以产生最小故障检测测试集。当电路规模较大时，测试码的数目会随输入端的个数增加而指数增加，穷举测试方法往往不可接受。伪穷举测试：把电路划分为若干个子电路，对子电路进行穷举测试。,4.测试基本方法,伪随机数测试码对于有n个输入端的集
19、成电路，利用伪随机数发生器产生一系列n位二进制伪随机数的输入向量，作为被测集成电路的测试码。伪随机测试码通常与故障仿真配合使用，以求提高测试生成的效率。测试生成算法根据逻辑电路本身的结构用算法自动生成测试码。目前已有许多测试生成的算法，例如，通路敏化法、布尔差分法、D算法、PODEM发、FAM法、临界通路法、ATPG算法等。自动化测试设备中有自动测试图形发生器可以依据算法自动生成测试码。,4.测试基本方法,故障仿真计算机在特定软件支持下，建立一个集成电路逻辑行为的仿真模型。集成电路进行仿真时，在仿真过程中插入故障，从而出现某一故障的逻辑行为，称为故障仿真。把故障情况下对输入向量的响应与正常情况下的响应相比较，可确定该输入向量是否有效。故障仿真往往与其他方法结合起来使用，可以生成一个满足测试规范要求的故障测试集。,
