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1、电子技术综合实验,FPGA 应用设计,主要内容,3.智力抢答器综合设计,4.加速度传感器的计步器 综合设计,1.数字跑表综合设计,2.交通灯控制器综合设计,3,数字跑表综合设计,4,指标,1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD七段数码管显示读数。显示格式：扩展功能：按键消抖；选手时间分时显示,5,系统组成（基本要求）,使能控制,6,系统组成（扩展要求）,7,内部模块,计数器,分频器,扫描显示及译码控制,开始/停止使能控制,清零控制,8,提供的标准信号是48MHz 输出二个信号1KHz、100Hz,分频器,模块设计
2、,9,基于计数器方法实现,10个,主要语句：if clkinevent and clkin=1 then if cnt=5 then cnt=1;clkout=not clkout;else cnt=cnt+1;end if;end if;,例,if clkinevent and clkin=1 then if cnt=10 then cnt=1;else cnt=cnt+1;end if;end if;end process;clkmid=conv_std_logic_vector(cnt,4);clkout=clkmid(3);,分频器实现原理,10,计数器,单级计数器,计数器级联后,模块
3、设计,11,级联方式：同步级联和异步级联,同步级联原理图：,12,异步级联原理图：,13,模块设计,译码显示控制,8位数码管采用动态扫描方式数码管为共阳数码管,G,数码管工作原理,15,显示原理,扫描计数,CLK,数据选择,SEL(2:0),MH(3:0),ML(3:0),SH(3:0),SL(3:0),DS(3:0),CS(3:0),七段译码器,SIG(3:0),SEG(6:0),G,交通灯控制器综合设计,设计一个十字路口的交通灯控制电路；东西方向车道和南北方向车道两条交叉道路上的车辆交替运行，每次通行时间都设为45秒，时间可设置修改；在绿灯转为红灯时，要求黄灯先亮5秒钟，才能变换运行车道；
4、黄灯亮时，要求每秒闪亮一次；每一种灯亮的时间用数码管进行显示（采用倒计时法显示）。,功能要求,系统组成,状态图,真值表,分频电路设计计数器设计状态转换器设计时间显示器设计,内部模块,22,智力抢答器综合设计,编号为1-6的选手在规定的时间内（10秒）按键抢答；抢中编号锁定显示，其他无效；主持按键控制清零和开始；选手抢中后在规定的时间内（30秒）答提;具有报警提示功能，分别提示抢答开始，有人抢答，抢答时间到，答题时间到。报警延时学号+500，单位ms；,23,基本功能,24,模块组成,编码锁存器 抢答定时器 答题定时器 报警延迟器 多路选择器 扫描控制器,25,可编程实现原理框图,26,模块设计
5、,编码锁存器,开始信号低电平有效 选手按键为负触发 选手编码输出为七段显示数码信号，共阳管。,27,编码锁存器内部流程1,START,抢答时间到,编码器,XS(5:0),锁存器,Q_Z,Q(6:0),S(6:0),QZ,选手输入,开始与清零,抢中信号,SJD_QD,抢中选手号码,选手号码,28,编码锁存器内部流程2,或,29,模块设计,抢答定时器,开始信号低电平有效 系统时钟48MHz 计时5秒，输出数据数码管显示（共阳）,30,抢答定时器内部流程,31,模块设计,答题定时器,模块计时启动信号QZ，来自编码锁存的抢中信号 系统时钟48MHz 计时10秒，输出数据数码管显示（共阳）,32,答提定
6、时器内部流程,33,模块设计,报警延迟器,系统时钟48MHz 报警源：start，qz，sjd_qd，sjd_dt。报警输出qz，每个源触发低电平有效，持续200ms,34,报警延迟器内部流程1,35,报警延迟器内部流程2,或,36,模块设计,多路选择器,数据输入：抢中选手号码，抢答计时，答题计时，三个数据均是七段码信号。选择控制：来自扫描输出的两位信号。数据输出：数码管七位信号,37,模块设计,扫描控制器,系统时钟48MHz 输出扫描频率控制在1KHZ100KHZ左右。,38,扫描模块内部流程,39,系统图,加速度传感器计步器综合设计,（1）运用加速度传感器、放大电路以及基于555定时器的脉
7、冲整形电路的相关原理，设计一个能够检测步频加速信号，并将步频加速信号转换成脉冲信号的步频脉冲产生电路。（2）在步频脉冲产生电路基础之上，设计基于FPGA的数字系统，完成对步频脉冲信号的计数及扫描显示。（3）传感电路输出脉冲高电平3V0.5V。（4）步频计数范围099循环计数，用两个数码管扫描显示。,任务与指标,系统组成,传感电路（硬件）+计步器电路（HDL),加速度传感电路硬件设计,原理图,加速度传感电路硬件设计,PCB图,加速度传感电路硬件设计,元器件清单,加速度传感电路硬件设计,调试波形,计步器功能FPGA程序设计,系统模块组成,系统联合调试,49,数字频率计综合设计,功能指标,1、被测输
8、入信号：方波 2、测试频率范围为：10Hz100MHz 3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz4、显示工作方式：a、用六位BCD七段数码管显示读数。b、采用记忆显示方法 c、实现对高位无意义零的消隐。,51,频率的概念 频率测量方法 设计方框图 模块设计,设计分析,52,频率的概念,所谓“频率”，就是周期性信号在单位时间(1秒)内变化的次数。若在一定的时间间隔T内计数，计得某周期性信号的重复变化次数为N，则该信号的频率可表达为：f=N
9、/T,53,频率测量方法,直接测量法,54,其中,称为1误差,称为标准频率误差,直接测量法误差,55,周期测量法,频率测量方法,TC,56,周期测量法误差,其中,称为1误差,称为标准频率误差,57,被测信号输入,设计方框图,58,测频时序关系,59,分频器的功能是产生所需闸门控制信号及扫描时钟信号 提供的标准信号是48MHz 输出四个信号1Hz，10Hz，100Hz，1KHz,分频器,模块设计,60,闸门选择器,实现对输入的几个闸门信号的手动选择输出被选中的闸门信号以及小数点的控制信号DP1，DP2，DP3,模块设计,主要语句示例：if se1=1 and se10=0 and se100=0
10、 then fref=f1hz;dp1=0;dp2=1;dp1=1;,61,测频控制器,控制整个频率计各模块的工作时序 产生闸门信号Gate，锁存信号Latch以及清零信号Reset,模块设计,主要语句示例：if rising_edge(Bsignal)then G1=not G1;end if;if falling_edge(bsignal)thenG2=not G1;end if;gate=G1;latch=G2;,62,频率计数器,单级计数器（十进制）,计数器级联后,模块设计,63,级联方式：同步级联和异步级联,同步级联原理图：,64,异步级联原理图：,65,锁存器,实现了对六位计数结果
11、和溢出信号over的锁存功能,模块设计,66,设计方框图,被测信号输入,闸门,计数器,放大整形,门控电路,石英振荡器,锁存器,分频器,闸门选择,显示控制(包括显示译码和扫描控制),闸门选择开关,Gate,Over,被测频率显示,GATE,CLEAR,LATCH,dp1,dp2,67,显示控制,用频率1KHz的信号实现对六位已经锁存的计数结果的扫描输出,模块设计,68,七段译码,小数点控制,消隐,dp,se1,se10,se100,Sel(2:0),led(6:0),Freq_value5(3:0),Freq_value0(3:0),Freq_value3(3:0),Freq_value1(3:0),Freq_value2(3:0),Freq_value4(3:0),数据选择,计数器,dp1,dp2,hide,显示控制电路组成：,
