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1、Pan HongbingVLSI Design Institute of Nanjing University,数字电子技术基础第四章 组合逻辑电路,4.1 概述,数字电路分两类：一类为组合逻辑电路，另一类为时序逻辑电路。一、组合逻辑电路的特点任何时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。电路中不能包含存储单元。,二、逻辑功能的描述,逻辑图，逻辑函数表达式或逻辑真值表。,图4.1.1 组合逻辑电路举例,图4.1.2 组合逻辑电路的框图,Y=F(A),4.2 组合逻辑电路的分析方法和设计方法,4.2.1 组合逻辑电路的分析方法通过分析找出电路的逻辑功能。通常的分析方法：从电路的输入
2、到输出逐级写出逻辑函数式,得到逻辑函数式，然后用公式化简法或卡诺图化简法将得到的函数式化简或变换，使逻辑关系简单明了。有时还可将 逻辑函数式转换为真值表的形式。,例4.2.1 P162,图4.2.1 例3.2.1的电路,4.2.2 组合逻辑电路的设计方法,最简单逻辑电路：器件数最少，器件种类最少，器件之间的连线最少。步骤：1、进行逻辑抽象2、写出逻辑函数式3、选定器件的类型4、将逻辑函数化简或变换成适当的形式5、根据化简或变换后的逻辑函数式，画出逻辑电路的连接图6、工艺设计,4.2.2 组合逻辑电路的设计方法,图4.2.2 组合逻辑电路的设计过程,工艺设计：设计印刷电路板、机箱、面板、电源、显
3、示、控制开关等，最后是组装、调试、老化、检验等。,例4.2.2 红绿灯故障状态检测,图4.2.3 交通信号灯的正常工作状态与故障状态,解的过程：1）逻辑抽象。2）写出逻辑函数式。3）选定器件。4）将逻辑函数式简化。5）根据简化后的逻辑函数式画出逻辑电路图。6）得到电路。,对于复杂的组合逻辑，通常采用”自顶向下”与“自底向上”相结合的设计方法。,4.3 若干常用的组合逻辑电路,4.3.1 编码器Encoder一、普通编码器,图4.3.1 3位二进制（8线3线）编码器的框图,图4.3.2 3位二进制编码器,二、优先编码器,图4.3.3 8线3线优先编码器74LS148的逻辑图,例4.3.1 用两片
4、74HC148接成16线-4线优先编码器,图4.3.4 用两片74LS148接成的16线4线优先编码器,1、芯片1的Ys连接芯片2的S。2、芯片1的YEX作为编码输出最高位。,图4.3.5 二十进制优先编码器74LS147的逻辑图,4.3.2 译码器,一、二进制译码器,图4.3.6 3位二进制（3线8线）译码器的框图,图4.3.7 用二极管与门阵列组成的3线8线译码器,优点：结构简单。两个严重的缺点：1、电路输入电阻较低而输出电阻较高。2、输出的高、低电平信号发生偏移。通常仅在大规模集成电路内部采用这种结构。,图4.3.8 用与非门组成的3线8线译码器74LS138,最小项译码器。,例4.3.
5、2 P177,图4.3.10 用两片74LS138接成的4线16线译码器,二、二-十进制译码器,图4.3.11 二十进制译码器74LC42,拒绝伪码功能。,三、显示译码器,1、七段字符显示器LED,LCD,图4.3.12 半导体数码管BS201A（a）外形图 b）等效电路,图4.3.13 液晶显示器的结构及符号（a）未加电场时（b）加电场以后（c）符号,工作电压低、体积小、寿命长、可靠性高、响应时间短、亮度较高。但工作电流较大。,图4.3.14 用异或门驱动液晶显示器（a）电路（b）电压波形,液晶优点：功耗极小。缺点：亮度差，响应速度低。,A=0,不工作A=1，工作,2.BCD 七段显示译码器
6、,图4.3.15 BCD七段显示译码器的卡诺图,图4.3.16 BCD七段显示译码器7448的逻辑图,LT：灯测试输入RBI：灭零输入BI/RBO灭灯输入/灭零输出,图3.3.16 7448的输入、输出电路（a）端（b）输入端（c）输出端,图4.3.18 用7448驱动BS201的连接方法,图4.3.19 有灭零控制的8位数码显示系统,四、用译码器设计组合逻辑电路,例4.3.3 P186-189,4.3.3 数据选择器,一、数据选择器的工作原理P188,图4.3.21 双4选1数据选择器74LS153,例4.3.4 用两个带附加控制端的4选1数据选择器组成一个8选1数据选择器,二、用数据选择器
7、设计组合逻辑电路,例4.3.5 用4选1数据选择器实现例4.2.2的交通信号灯监视电路。,例4.3.6 P190,图4.3.24 例4.3.6的电路,4.3.4 加法器,两个二进值数之间的算术运算无论是加、减、乘、除，在数字计算机中都是化做若干步加法运算进行的。加法器是构成算术运算器的基本单元。一、1位加法器1、半加器不考虑来自低位的进位将两个1位二进制数相加。,图4.3.25 半加器（a）逻辑图（b）符号,2.全加器,在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位3个数相加。这种运算称为全加，所用的电路称为全加器。,图4.3.
8、26 全加器的卡诺图,图4.3.27 双全加器74LS183（a）1/2逻辑图（b）图形符号,二、多位加法器,1、串行进位加法器（速度慢）,图4.3.28 4位串行进位加法器,2.超前进位（快速进位）加法器,目的：为了提高运算速度，需要在相加开始就知道高位的进位输入信号。方法是通过逻辑电路事先得出每一位全加器的进位输入信号，无需从低位向高位传递。,图4.3.29 4位超前进位加法器74LS283 的逻辑图,三、用加法器设计组合逻辑电路,图4.3.30 例3.3.7的代码转换电路,4.3.5 数值比较器,一、1位数值比较器,图4.3.31 1位数值比较器,二、多位数值比较器,图4.3.32 4位
9、数值比较器CC14585的逻辑图,例 4.3.8 用两片74LS85组成一个8位数值比较器,图4.3.33 将两片CC14585 接成8位数值比较器,4.4 组合逻辑电路中的竞争-冒险现象,4.4.1 竞争-冒险现象及其成因将门电路的两个输入信号同时向相反的逻辑电平跳变的现象称为竞争。由于竞争而在电路输出端可能产生尖峰脉冲的现象称为竞争-冒险。,图4.4.1 由于竞争而产生的尖峰脉冲,图4.4.2 2线4线译码器中的竞争冒险现象（a）电路图（b）电压波形图,4.4.2 检查竞争-冒险现象的方法,图4.4.3 同一输入变量经不同途径到达输出门的情况（m、n 均为正整数）,输出端的逻辑函数在一定条
10、件下能化简为：Y=A+A或Y=A.A则可判定存在竞争-冒险现象。,例 4.4.1 判断如下两电路是否存在竞争-冒险现象,逻辑函数式：Y=AB+AC当B=C=1时，上式成为Y=A+A故存在竞争-冒险现象,逻辑函数式：Y=（A+B）.(B+C)当A=C=0时，上式成为Y=B.B故存在竞争-冒险现象,4.4.3 消除竞争-冒险现象的方法,一、接入滤波电容几十到几百pF的电容即可。二、引入选通脉冲,图4.4.5 消除竞争冒险现象的几种方法（a）电路接法（b）电压波形,三、修改逻辑设计,图4.4.6 用增加冗余项消除竞争冒险,例4.4.4(a)的输出逻辑函数式为：Y=AB+AC存在竞争-冒险现象增加BC
11、项得到：Y=AB+AC+BC消除竞争-冒险现象,4.5 用Multisim 7分析组合逻辑电路,利用EDA工具。,复习思考题,R4.2.1 什么是“逻辑抽象”？它包含哪些内容？R4.2.2 对于同一个实际的逻辑问题，两个同学经过逻辑抽象得到的逻辑函数不完全相同，这是为什么？R4.3.1 在需要使用普通编码器的场合能否用优先编码器取代普通编码器？在需要使用优先编码器的场合能否用普通编码器取代优先编码器？R4.3.2 用二-十进制译码器附加门电路（如图4.3.20所示的结构形式）能否得到任何形式的四变量逻辑函数？为什么？,复习思考题,R4.3.3 用4线-16线译码器（输入为A3、A2、A1、A0
12、，输出为Y0Y15）能否取代图4.3.20中的3线-8线译码器？如果可以取代，那么电路应如何连接？R4.3.4 数据选择器输入数据的位数和输入地址的位数之间应满足怎样的定量关系？R4.3.5 如果用同样的一个4选1数据选择器产生同样的一个三变量逻辑函数，电路接法是否是唯一的？,复习思考题,R4.3.6 串行进位加法器和超前进位加法器有何区别？它们各有何优缺点？R4.3.7 如果用4位数值比较器比较两个3位的二进制数，可以有多少种接法？R4.4.1 你能用最简单的语言说明什么是竞争-冒险现象以及它的产生原因吗？R4.4.2 有哪些方法可以消除竞争-冒险现象？这些方法各有何优缺点？,Thanks!,
