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1、第五章 时序逻辑电路,13,作 业,5-3、5-4、5-8、5-355-9、5-12、5-385-19、5-215-24、5-27、5-365-29,13,本章内容,第一节 概述,第二节 同步时序逻辑电路的分析,第三节 同步时序逻辑电路的设计,第四节 计数器,第五节 常用中规模计数器芯片及应用,第六节 数码寄存器与移位寄存器,13,教学基本要求,2、熟练掌握时序逻辑电路的分析方法,1、熟练掌握时序逻辑电路的描述方式及其相互转换。,3、熟练掌握时序逻辑电路的设计方法,4、熟练掌握典型时序逻辑电路计数器、寄存器、移位寄存器的逻辑功能及其应用。,13,第一节 概述,按逻辑功能和电路组成，数字电路分为
2、组合逻辑电路和时序逻辑电路。,13,一、时序逻辑电路的结构及特点,*电路由组合电路和存储电路组成。,*电路存在反馈。,结构特征:,13,输出方程：Zf1(X，Qn),激励方程:Df2(X，Qn),状态方程:Qn+1f3(D，Qn),表达输出信号与输入信号、状态变量的关系式,表达激励信号与输入信号、状态变量的关系式,表达存储电路从现态到次态的转换关系式,一、时序逻辑电路的结构及特点,信号之间的逻辑关系：,其中：Qn是现态，Qn+1是次态。,13,时序电路,二、时序逻辑电路的分类,1.按时钟信号CP作用方式：,13,米里（Mealy）型,2.按输出函数的依从关系：,Z=f（Qn，X）,二、时序逻辑
3、电路的分类,13,莫尔（Moore）型,Z=f（Qn）,2.按输出函数的依从关系：,二、时序逻辑电路的分类,13,三、时序逻辑电路的描述方法,（一）逻辑方程组（二）状态转换表（State Transition Table）（三）状态转换图（State Transition Diagram）（四）时序图（波形图）,13,输出方程,激励方程组,状态方程组,（一）逻辑方程组,13,（二）状态转换表,13,反映时序逻辑电路的输出Z、次态Qn+1 和电路的输入X、现态Qn 间对应取值关系的表格称为状态转换表，简称状态表。,读法：处于现态Qn的时序电路，当输入为X 时，该电路的输出为Z，在时钟脉冲的有效沿
4、作用下，电路的次态为Qn+1。,（三）状态转换图,13,反映时序逻辑电路状态转换规律及相应输入、输出取值关系的图形称为状态转换图，简称状态图。,（四）时序图,时序逻辑电路的四种描述方式是可以相互转换的,根据状态表画出波形图,13,即时序电路的工作波形图,能直观地描述时序电路的输入信号、时钟信号、输出信号及电路的状态转换等在时间上的对应关系。,时序逻辑电路分析的任务：,分析时序逻辑电路在输入信号的作用下，其状态和输出信号变化的规律，进而确定电路的逻辑功能。,时序电路的逻辑功能是由其状态和输出信号的变化规律呈现出来的。所以,分析过程主要是列出电路状态表或画出状态图、工作波形图。,分析过程的主要表现
5、形式:,第二节 时序逻辑电路的分析,13,一、时序逻辑电路分析的一般步骤,1观察电路的结构，确定电路是同步时序逻辑电路还是异 步时序逻辑电路，是米里型电路还是莫尔型电路。2对于异步时序逻辑电路，写出各触发器的时钟方程。3写出时序逻辑电路的输出方程。4写出各触发器的驱动方程。5将各触发器的驱动方程代入其特性方程，求得各触发器 的次态方程，也就是时序逻辑电路的状态方程。6根据状态方程得到该时序逻辑电路的状态表。7根据状态表得到该时序逻辑电路的状态图。8在给定的输入信号作用下得到该时序逻辑电路的时序图。9根据状态图分析该时序逻辑电路的功能。需要说明的是，上述步骤不是必须遵循的固定步骤，实际应用中可根
6、据具体情况加以取舍。,13,二、同步时序逻辑电路的分析举例,例5-1 试分析如图所示时序电路的逻辑功能。,电路是由两个JK 触发器组成的米里型同步时序电路，该电路有一个输入信号X和一个输出信号Z。,解：,(1)了解电路组成。,（一）米里型同步时序逻辑电路的分析,13,（2）根据电路列出三个方程组,激励方程组:,输出方程:,将激励方程组代入JK触发器的特性方程得,13,状态方程组：,（3）根据状态方程组和输出方程列出状态表,（4）画出状态图,13,（5）画出时序图,X=0,X=1,（6）根据状态图分析电路的逻辑功能。,可控的具有自启动能力的3进制计数器。当X=0时，作加计数，Z为进位信号；当X=
7、1时，作减计数，Z为借位信号。,13,无效循环状态,例5-2 试分析如图所示时序电路的逻辑功能。,电路是由两个T 触发器组成的同步米里型时序电路。,解：,(1)观察电路的结构,13,（2）根据电路列出三个方程组,激励方程组:T0=A T1=AQ0n,输出方程组:Y=AQ1nQ0n,将激励方程组代入T触发器的特性方程得状态方程组,13,（3）根据状态方程组和输出方程列出状态表,Y=A Q1nQ0n,13,（4）画出状态图,13,（5）画出时序图,13,（6）逻辑功能分析,观察状态图和时序图可知，电路是一个由信号A控制的可控二进制计数器。当A=0时停止计数，电路状态保持不变；当A=1时，在CP上升
8、沿到来后电路状态值加1，一旦计数到11状态，Y 输出1，且电路状态将在下一个CP上升沿回到00。输出信号Y的下降沿可用于触发进位操作。,13,例5-3 分析下图所示的时序电路。,激励方程组,输出方程组 Z0=Q0n Z1=Q1n Z2=Q2n,1.根据电路列出逻辑方程组:,电路是由三个D 触发器组成的同步莫尔型时序电路,（二）莫尔型同步时序逻辑电路的分析,13,得状态方程,2.列出其状态表,13,3.画出状态图,13,4.画出时序图,13,由状态图可见，电路的有效状态是三位循环码。从时序图可看出，电路正常工作时，各触发器的Q端轮流出现一个宽度为一个CP周期脉冲信号,循环周期为3TCP。电路的功
9、能为脉冲分配器或节拍脉冲产生器。,5.逻辑功能分析,有效循环状态,无效循环状态,具有自启动功能,13,例5-4 试分析图题所示的计数器电路。写出它的驱动方程、状态方程，列出状态转换真值表和状态图，画出时序波形图，说明是几进制计数器。,1.写出各逻辑方程：状态方程:驱动方程：,13,2.列出状态表如表所示。3.画出状态图及波形图如图所示。,4.由以上分析可见，此电路在5个状态之间循环，是同步五进制计数器。,13,三.异步时序逻辑电路的分析,一.异步时序逻辑电路的分析方法：,分析步骤:,3.确定电路的逻辑功能。,2.列出状态转换表或画出状态图和波形图；,1.写出下列各逻辑方程式：,b)触发器的激励
10、方程；c)输出方程d)状态方程,a)时钟方程,13,CP1=Q0(当FF0的Q0由01时，Q1才可能改变状态。),例5-5 试分析图所示的时序逻辑电路,解：该电路为异步莫尔型时序逻辑电路。,（1）写出各逻辑方程式。,时钟方程：,CP0=CP(时钟脉冲源的上升沿触发。）,13,输出方程：,各触发器的驱动方程：,（3）作状态转换表。,（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：,（CP由01时此式有效）,（Q0由01时此式有效）,13,（）作状态转换图时序图。,13,由状态图可知：该电路是一个4进制减法计数器，Q1Q0=00时Z=1，Q1Q0为其它值时Z=0。Z是借位信号。由时
11、序图可以看出：该电路也是一个序列信号发生器，输出序列脉冲信号Z的重复周期为，脉宽为。,()根据状态图分析该时序逻辑电路的功能。,13,一、时序逻辑电路的结构及特点,*电路由组合电路和存储电路组成。,*电路存在反馈。,结构特征:,13,小 结,时序电路,二、时序逻辑电路的分类,1.按时钟信号CP作用方式：,13,米里（Mealy）型,2.按输出函数的依从关系：,Z=f（Qn，X）,二、时序逻辑电路的分类,13,莫尔（Moore）型,Z=f（Qn）,三、时序逻辑电路的描述方法,（一）逻辑方程组（二）状态转换表（State Transition Table）（三）状态转换图（State Transi
12、tion Diagram）（四）时序图（波形图）,13,四、时序逻辑电路分析的一般步骤,1观察电路的结构，确定电路是同步时序逻辑电路还是异步时序逻辑电路，是米里型电路还是莫尔型电路。2对于异步时序逻辑电路，写出各触发器的时钟方程。3写出时序逻辑电路的输出方程。4写出各触发器的驱动方程。5将各触发器的驱动方程代入其特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。6根据状态方程得到该时序逻辑电路的状态表。7根据状态表得到该时序逻辑电路的状态图。8在给定的输入信号作用下得到该时序逻辑电路的时序图。9根据状态图分析该时序逻辑电路的功能。,13,第三节 同步时序逻辑电路的设计,时序电路的
13、设计又称时序电路的综合，是时序电路分析的逆过程,其任务是根据实际逻辑问题的要求，选择适当的逻辑器件，设计出符合要求的最简的时序电路。,当选用小规模集成电路做设计时，电路最简的标准是所用的触发器和门电路的数目最少，而且触发器和门电路的输入端数目也最少。,当选用中、大规模集成电路做设计时，电路最简的标准是所用的集成电路个数最少，种类最少，而且相互间的连线最少。,14,一、同步时序逻辑电路的设计的一般步骤,（1）逻辑抽象，建立原始状态图和原始状态表,（2）状态化简-求出最简状态图；,合并等价状态，消去多余状态的过程称为状态化简,等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的状态称为等价
14、状态。,明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号。（同步时序电路CP不计为输入变量）,找出所有可能的状态和状态转换之间的关系，建立原始状态图。,根据原始状态图建立原始状态表。,14,一、同步时序逻辑电路的设计的一般步骤,（3）状态分配（状态编码）；,（4）选择触发器的类型D触发器或JK触发器；,（6）画出逻辑图并检查自启动能力。,给每个状态赋以二进制代码的过程。（编码方案）,首先，确定状态编码的位数，状态数取决于触发器的状态组合，,（5）求出电路的激励方程和输出方程；,其次，对每个状态确定编码。选取编码方案的原则应有利于所选触发器的驱动方程及电路输出方程的简化
15、和电路的稳定。,14,为了便于记忆和识别，状态编码都遵循一定的规律，比如采用自然二进制码、格雷码及8421BCD码等。,同步时序电路的设计过程,一、同步时序逻辑电路的设计的一般步骤,例5-6 判断图示状态图中的状态是否有等价状态，若有，合并等价状态后得到简化的状态图。,14,二、同步时序逻辑电路设计举例,例5-7 设计一个同步5进制加法计数器，当计满后产生进位输出Y=1，其它情况下Y=0。,解:1、根据给定的逻辑功能建立原始状态图和原始状态表,由于CP不作为输入信号，所以此电路没有一般意义上的输入信号，故为莫尔型时序逻辑电路。,14,（1）原始状态图,（2）原始状态表,根据题意电路有5个状态，
16、所以至少需要3个触发器，状态分别用Q2Q1Q0来表示。,14,2、选择触发器的类型,采用对 CP 下降沿敏感的JK 触发器。,状态转换真值表及激励信号,14,14,求各触发器的驱动方程和进位输出方程的真值表,Jn、Kn是触发器初态的函数还是次态的函数？,Jn、Kn是触发器初态的函数,3、求激励方程和输出方程,驱动方程,输出方程,14,4.根据激励方程和输出方程画出逻辑图,并检查自启动能力,电路不能自启动,14,画出完整状态图,14,求各触发器的驱动方程和进位输出方程的真值表,输出方程,方 案 修 改,画出修改之后的逻辑图,再检查自启动能力,电路可以自启动,14,输出方程,例5-8 用D触发器设
17、计一个8421 BCD码同步十进制加计数器。,（1）8421码同步十进制加计数器的状态表,14,(2)确定激励方程组,D3、D2、D1、D0是触发器初态的函数,D3、D2、D1、D0、是触发器初态还是次态的函数？,14,画出各触发器激励信号的卡诺图,14,(3)画出逻辑图，并检查自启动能力,14,画出完全状态图,电路具有自启动能力,(3)画出逻辑图，并检查自启动能力,14,同步时序电路的设计过程,一、同步时序逻辑电路的设计的一般步骤,15,例5-9:,设计一个串行数据检测器。电路的输入信号A是与时钟脉冲同步的串行数据，输出信号为Y；要求电路在A信号输入出现110序列时，输出信号Y为1，否则为0
18、。,串行数据检测器也称序列检测器，在数字系统中应用比较广泛。一般用于控制主从设备的协调工作。主设备发出一组串行码，当从设备完整的接收这一组串行码后，即开始预定的操作。这组串行码也称为同步码或同步序列。串行数据检测器也叫串行译码器，与之对比，74X138称为并行译码器。,15,a 初始状态或收到一个时钟周期长的0时的状态;,b A输入一个时钟周期长的1的状态，Y=0;,c A连续输入两个1，即11的状态，Y=0;,d A连续输入110的状态，Y=1。,2）定义输入、输出逻辑状态和每个电路状态的含义；,1）确定输入、输出变量及电路的状态数:,输入变量：A,状态数：4个,输出变量：Y,解一:首先要确
19、定是使用米里型电路还是莫尔型电路设计，我们先采用米里型电路设计。（1）根据给定的逻辑功能建立原始状态图和原始状态表,15,2.状态化简,3）列出原始状态转换图和状态转换表,15,米里型电路设计：电路有效状态与有效序列长度相同,3、状态分配,令 a=00，b=01，c=11,4、选择触发器的类型,类型：采用对 CP 下降沿敏感 的JK 触发器。,三个状态需要两个触发器，设为Q1Q0，共有四种状态组合,15,编码后的状态图,得到编码后的状态图和状态表。,5.求激励方程和输出方程,15,卡诺图化简得,激励方程,输出方程,15,6.根据激励方程和输出方程画出逻辑图,并检查自启动能力,激励方程,输出方程
20、,15,当=10时,输出方程,不能自启动,检查自启动能力,画出完整的状态图,15,输出方程,修改电路,15,a 初始状态或收到一个0时的状态;,b 收到一个1后的状态，Y=0;,c 连续收到11后的状态，Y=0;,d 连续收到110后的状态，Y=1。,由于110序列检测器要检测的序列长度为3，所以莫尔型电路的状态数要能够记忆3个时钟周期长的输入历史（而比米里型电路只需记忆2个时钟周期长的历史），故电路的状态有四个：,解二:我们采用莫尔型电路设计。（1）根据给定的逻辑功能建立原始状态图和原始状态表,1）确定输出变量及电路的状态数:,莫尔型电路设计：电路有效状态比有效序列长度多1个,15,2.状态
21、不需化简,2）列出原始状态转换图和状态转换表,15,3、状态分配,令 a=00，b=01，c=10，d=11,4、选择触发器的类型,类型：采用对 CP 上降沿敏感的D 触发器。,四个状态需要两个触发器，设为Q1Q0，共有四种状态组合,得到编码后的状态图和状态表。,15,5.求激励方程和输出方程,状态转换真值表及激励信号,15,卡诺图化简得,激励方程,输出方程,15,6.根据激励方程和输出方程画出逻辑图,并检查自启动能力,激励方程,输出方程,15,由于两个触发器的四种状态组合全部用上，故不用检查自启动。,例5-10 设计一个101脉冲序列检测电路，X为输入，Z为输出，当检测到X连续输入101时Z
22、=1，否则Z=0。X输入的101序列中最后一个1不可以当作下一个序列的第一个1，如X=01010110100，则Z=00010000100。,15,（1）逻辑抽象，建立原始状态图和原始状态表,解：,设计一个米里型、前面的1不作为后面101序列的开始（不可重叠）的序列检测器,根据题意设定电路状态：S0：表示初始状态或没收到1时的状态；S1：收到一个1后的状态；S2：连续收到10后的状态。,建立原始状态图和原始状态表,15,（3）状态分配,三个状态，至少需要2个触发器，设为Q1Q0，两个触发器的状态有四种组合：00、01、10、11，设S0=00，S1=01，S2=10，得到编码后的状态图和状态表
23、：,15,（4）选定触发器类型，求出电路的驱动方程和输出方程,驱动信号,15,选定上升沿触发的D触发器,（5）根据驱动方程和输出方程，画出逻辑电路图,（6）画出完整的状态图，检查电路的自启动。,15,电路不能自启动,修改方案,15,画出修改后的电路图，再检查电路的自启动,15,电路能自启动,（7）101检测器的输出波形,练习：试设计一个011序列检测器（米里型和莫尔型）,15,思考如何设计莫尔型101序列检测电路？,同步时序电路的设计过程,小 结,米里型设计：电路状态数与有效序列长度相同,莫尔型设计：电路状态数比有效序列长度相同多1个,如果是以1开始的序列检测器，S0定义为起始状态或没有收到1
24、时的状态；如果是以0开始的序列检测器，S0定义为起始状态或没有收到0时的状态。,15,第四节 计数器,计数器的种类很多，从不同角度，有不同的分类方法：按计数容量可分为：二进制计数器和非二进制计数器。按数字的增减趋势可分为：加法计数器、减法计数器和可逆计数器。按计数器中各个触发器的时钟信号是否是同一个可分为：同步计数器和异步计数器。,16,一、二进制计数器,（一）二进制异步计数器,16,1二进制异步加法计数器,1二进制异步加法计数器,16,二分频电路,时钟脉冲每作用一次，触发器翻转一次，构成二进制计数器。,1二进制异步加法计数器,16,构成四进制计数器，也称2位二进制计数器。,1二进制异步加法计
25、数器,16进制计数器,16,也称四位二进制异步计数器,1二进制异步加法计数器,异步二进制计数器结构简单，改变级联触发器的个数就可以改变计数器的位数。n个触发器可以构成n位二进制计数器、模2n计数器或2n分频器。,16,2二进制异步减法计数器,16,用JK触发器和D触发器可以很方便的组成二进制异步计数器。方法为：先将触发器接成T触发器，然后根据加、减计数方式及触发器为上升沿还是下降沿触发来决定各触发器之间的连接方式。对于加计数器，上升沿触发，则应将低位触发器的Q端与相邻高位触发器的CP相连；下降沿触发，将低位触发器的Q端与相邻高位触发器的CP相连。对于减计数器，连接方式与加计数器相反。,16,下
26、降沿 减法器,16,16,下降沿 减法器,（二）二进制同步计数器,1二进制同步加法计数器,四位二进制同步加法计数器,16,一、二进制计数器,16,2二进制同步减法计数器,四位二进制同步减法计数器,16,16,3二进制同步可逆计数器,四位二进制可逆计数器,16,X=0时为四位二进制减法计数器,X=1时为四位二进制加法计数器,16,二、非二进制计数器,（一）8421BCD码同步十进制加法计数器,16,16,（二）8421BCD码异步十进制加法计数器,16,16,集成计数器种类很多：,第五节 常用中规模计数器芯片及应用,16,（一）4位二进制同步加法计数器芯片74X161,引脚分布,逻辑符号,带引脚
27、名的逻辑符号,一、常用中规模计数器芯片,16,内部逻辑电路图,简化符号,16,74X161的功能表,异步清零，同步置数,16,时序图,16,1,状态图,16,带引脚名的逻辑符号,异步清零，同步置数,级联,（二）4位二进制同步加法计数器芯片 74X163,引脚分布,逻辑符号,带引脚名的逻辑符号,简化符号,16,状态图,16,带引脚名的逻辑符号,同步清零，同步置数,（三）4位二进制同步可逆计数器芯片74 X 191,引脚分布,逻辑符号,16,带引脚名的逻辑符号,简化符号,16,74X191的功能表,没有清零，异步置数,16,减法计数器,加法计数器,16,16,（四）4位二进制同步可逆计数器芯片74
28、X193,16,74X193的功能表,异步清零，异步置数,16,16,减法计数器,加法计数器,16,（五）8421BCD码同步加法计数器74X160芯片,16,74X160的功能表,状态图,16,（六）二-五-十进制异步加法计数器74X290,16,二进制计数器的时钟输入端为CP1，输出端为Q0；五进制计数器的时钟输入端为CP2，输出端为Q1、Q2、Q3；R9(1)R9(2)控制端-置9端R0(1)R0(2)控制端-清0端NC 6脚、2脚无连接控制端,74X290包含一个独立的1位二进制计数器和一个独立的异步五进制计数器。,二进制状态图,五进制状态图,74X290内部逻辑电路图,74X290的
29、功能表,16,74290的功能,R9(1)R9(2)异步置9，高电平有效，两个同时为高电平才有效，从功能表中可以看出，在控制端中具有最高的优先级别；,R0(1)R0(2)异步清零。高电平有效，两个同时为高电平才有效，在控制端中其优先级别比置9端低，即在置9端无效的情况下清零才有效；,74290的功能,计数功能。在清零和置数输入端都无效的情况下，下降沿计数。,74290的功能,8421码十进制逻辑电路图,十进制状态图,十进制时序图,16,5421码十进制逻辑电路图,16,几种集成计数器的比较,16,二、集成计数器的应用,*（一）计数器容量扩展*（二）组成任意进制计数器（三）组成分频器（四）组成序
30、列信号发生器（五）组成顺序脉冲发生器,16,（一）计数器容量扩展,将多个计数器进行级联，就可以扩大计数范围。如：m个模N计数器级联，可以实现Nm的计数器。计数器级联的方式有两种：1、级间串联进位方式异步级联方式 2、级间并联进位方式同步级联方式,16,（一）计数器容量扩展,1.同步级联方式,两片74X161同步级联组成8位二进制加法计数器的逻辑电路图,16,16,2.异步级联方式,（1）两片74X161异步级联构成256进制计数器,16,时序图,16,（2）两片74X193异步级联构成256进制计数器,16,时序图,16,（3）两片74X290异步级联构成100进制计数器,16,时序图,16,
31、17,小 结,一、常用中规模计数器芯片,（一）计数器容量扩展,将多个计数器进行级联，就可以扩大计数范围。如：m个模N计数器级联，可以实现Nm的计数器。计数器级联的方式有两种：1、级间串联进位方式异步级联方式 2、级间并联进位方式同步级联方式,17,二、集成计数器的应用,（二）组成任意进制计数器,实际应用中，可以用现有的二进制或十进制计数器，利用其清零端或预置数端，外加适当的门电路连接而成。方法有两种：1、反馈清零法 2、反馈置数法,用模N的计数器构成任意模值的M计数器，若MN，需要多片N进制计数器级联，同步级联或异步级联，然后再用反馈清零或反馈置数法构成M进制计数器。,17,1.反馈清零法-适
32、用于有清零输入端的集成计数器,（1）同步反馈清零法例5-11 用集成计数器74X163和必要的门电路组成6进制计数器，要求使用反馈清零法。,17,17,时序图,17,（2）异步反馈清零法,例5-12 用集成计数器74X161和必要的门电路构成6进制计数器，要求使用反馈清零法。,1.反馈清零法,17,17,时序图,状态转换图,17,完整,2.反馈置数法适用于有预置功能的集成计数器,（1）同步反馈置数法例5-13 用集成计数器74X160和必要的门电路组成7进制计数器，要求该电路的有效状态是Q3Q2Q1Q0按“加1”的顺序从0011 到1001循环变化。,17,17,时序图,完整状态转换图,用RC
33、O端来实现,17,（2）异步反馈置数法,例5-14 用集成计数器74X193和必要的门电路组成状态图所示的10进制计数器，要求用反馈置数法实现。,17,17,逻辑电路图,完整的状态图,17,例5-15 用74X160组成48进制计数器。,17,整体反馈清零法,将高位片的Q2和低位片的Q3通过与非门接至两芯片的清零端,17,例5-16 用74HCT290构成24进制计数器。解：M=10，N=24，所以需要两片74HCT290。,采用整体反馈清零法。,大模分解法：将M分解为多个因数相乘（每个因数小于单片计数器的最大值），可先用n片计数器分别组成模值为M1、M2、Mn的计数器，然后再级联成M=M1M
34、2.Mn的计数器。,方法一：用异步反馈清零方法实现，见例5-12。,例5-17 用74X161加必要的门电路实现一个6进制计数器的各种方法。,方法二：用同步反馈置数（置0000）方法实现。状态图如图所示。,17,方法三：用同步反馈置数（置0001）方法实现。,17,方法四：用同步反馈置数（置0010）方法实现。,17,方法十二：用同步反馈置数（置1010）方法实现，使用Q信号。,17,方法十三：用同步反馈置数（置1010）方法实现，使用RCO信号。,17,方法十八：用同步反馈置数（置1111）方法实现。,17,例5-18 用74HCT290构成七进制计数器。,反馈清零法,反馈置数法,第六节 数
35、码寄存器与移位寄存器,寄存器是计算机的主要部件之一，用来暂时存放数据或指令。,寄存器是由触发器组合而成的。,寄存器按功能划分为基本寄存器和移位寄存器。基本寄存器只能并行送入、并行输出数据；移位寄存器分为左移、右移和双向移位，数据可以并入并出、并入串出、串入串出和串入并出等。,寄存器应用广泛，特别是移位寄存器，不仅可以将串行数码转换为并行数码，或将并行数码转换为串行数码，还可以构成移位寄存器型计数器和顺序脉冲发生器等电路。,17,一、数码寄存器,（一）单拍工作方式数码寄存器,数码寄存器存储二进制数码的时序电路组件，具有接收和寄存二进制数码的逻辑功能。,17,（二）双拍工作方式数码寄存器,1、异步
36、清零,2、送数,一、数码寄存器,3、CR=1、CP上升沿以外的时间，寄存器保持。,17,（三）四位集成寄存器74Xl75,一、数码寄存器,74X175的功能表,17,二、移位寄存器,所谓“移位”，就是将寄存器所存各位 数据，在每个移位脉冲（CP）的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器三种：,17,根据移位数据的输入输出方式,可分为四种电路结构：串入串出，串入并出，并入串出，并入 并出。,17,二、移位寄存器,4位右移寄存器,移位状态表,17,二、移位寄存器,移位状态表,17,4位左移寄存器,三、四位双向集成移位寄存器74X194,17,
37、74X197的功能表,17,用74X194构成环形计数器,环形计数器的状态图,17,用74X194构成扭环计数器,扭环计数器的状态图,17,时序电路的分析，首先按照给定电路列出各逻辑方程组、进而列出状态表、画出状态图和时序图，最后分析得到电路的逻辑功能。时序电路的设计，首先根据逻辑功能的需求，导出原始状态图或原始状态表，有必要时需进行状态化简，继而对状态进行编码，然后根据状态表导出激励方程组和输出方程组，最后画出逻辑图完成设计任务。,小 结,时序逻辑电路一般由组合电路和存储电路两部分构成。它们在任一时刻的输出不仅是当前输入信号的函数，而且还与电路原来的状态有关。时序电路可分为同步和异步两大类。
38、逻辑方程组、状态表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分析和设计时序电路的主要依据和手段。,17,用已有的M进制集成计数器可以构成任意进制计数器，方法有：异步清零法、同步清零法、异步置数法和同步置数法。当MN时，用一片M进制计数器即可；当MN时，需要多片M进制计数器级联构成。,小 结,计数器是一种常用的时序逻辑器件，在计算机和其他数字系统中起着重要作用。计数器可以统计时钟脉冲的个数，也可以用于分频、定时、产生节拍脉冲。,寄存器用于存放数据和指令。分为数码寄存器和移位寄存器。数码寄存器只能并行送入、并行输出数据；移位寄存器分为左移、右移和双向移位，数据可以并入并出、并入串出、串入串出和串入并出等。移位寄存器，不仅可以将串行数码转换为并行数码，或将并行数码转换为串行数码，还可以构成移位寄存器型计数器和顺序脉冲发生器等电路。,
