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1、1,复习：8088CPU结构特点,内部结构 是16位的（内部寄存器、运算部件、内部操作按 16位设计）外部数据总线8条，能处理16位数据，也能处理8位数据；（具有16位运算指令，包括、指令）汇编语言与8080/8085兼容，能执行整套8080/8085的指令。增加了许多16位操作指令20条地址总线，可寻址220=1M个内存单元；40条引线封装,复习8088的内部寄存器,3,寄存器与存储器的比较,寄存器 存储器在CPU内部 在CPU外部访问速度快 访问速度慢容量小，成本高 容量大，成本低用名字表示 用地址表示没有地址 地址可用各种方式形成,4,2.3 8088的总线时序,CPU在时钟信号的控制下
2、工作。时钟信号是按一定电压幅度、一定时间间隔发出的脉冲信号.CPU所有的操作都以时钟信号为基准:CPU 按严格的时间标准发出地址、控制信号，M、接口也按严格的时间标准送出或接受数据.这个时间标准就是由时钟信号确定。,执行一条指令的一系列动作，都是在时钟脉冲CLK的统一控制下一步一步进行的。,5,2.3 8088的总线时序（续1）,总线操作是指CPU通过总线对外的各种操作8088的总线操作主要有：存储器读、存储器写、I/O读操作、I/O写操作中断响应操作，总线请求及响应操作描述总线操作的微处理器时序有三级：指令周期 总线周期 时钟周期,时序：CPU各引脚信号在时间上的关系。总线时序：描述CPU引
3、脚如何实现总线操作CPU时序决定系统各部件间的同步和定时,6,2.3 8088的总线时序（续2）,指令周期是指执行一条指令所需要的时间。若干总线周期组成一个指令周期。,总线周期是指CPU从存储器或输入/输出端口，存/取一个字节。一个总线周期至少包括4个时钟周期。,时钟周期：相邻两个脉冲之间的时间间隔，是CPU的基本时间单位，它由计算机主频决定。用Ti表示。当需要延长总线周期时需要插入等待状态Tw,7,2.3 8088的总线时序（续3）,任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码,从内存取操作数将引起存储器读总线周期，往内存存结果将引起存储器写总线周期,只有执行IN指令才出现
4、I/O读总线周期，执行OUT指令才出现I/O写总线周期,8,2.3 8088的总线时序（续4）,总线操作中如何实现时序同步是关键CPU总线周期采用同步时序：各部件都以系统时钟信号为基准当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和M）CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作,9,2.4 8088 的引脚信号及功能,外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：引脚的功能信号的流向有效电平三态能力,指引脚信号的定义、作用；通常采用英文单词或其缩写表示,信号从芯片向外输出，还是从外部输入芯片，或者是双向的,起作用的逻辑电平高、低电平有效上
5、升、下降边沿有效,输出正常的低电平、高电平外，还可以输出高阻的第三态,10,1.8088的两种工作模式,两种模式构成两种不同规模的应用系统最小模式构成小规模的应用系统单处理器系统8088本身提供所有的系统总线信号最大模式构成较大规模的应用系统多处理器系统，例如可以接入数值协处理器8087控制信号较多，8088和总线控制器8288共同形成系统总线信号,11,1.8088的两种模式（续）,两种模式利用MN/MX*引脚区别MN/MX*接高电平为最小模式MN/MX*接低电平为最大模式硬件决定工作方式两种模式下的内部操作并没有区别本书以最小模式展开基本原理IBM PC/XT采用最大模式,12,8088的
6、引脚图,双列直插式封装，40根引脚工作频率5MHz，工作电源+5V,13,2.最小模式的引脚信号,数据和地址引脚读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚,14,1.数据和地址引脚,AD7AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7A0其他时间用于传送8位数据D7D0,15,1.数据和地址引脚（续1）,A15A8（Address）中间8位地址引脚，输出、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15A8,16,1.数据和地址引脚（续
7、2）,A19/S6A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期输出高4位地址A19A16在访问外设的第一个时钟周期全部输出低电平无效,在总线周期的其他时间内，这4条线作为输出CPU的状态信息。）S6恒为0；）S5反映中断允许标志IF的值；）S4和S3组合值用来指示当前正在使用哪个段寄存器。（P18表2.1）,17,2.读写控制引脚,ALE（Address Latch Enable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7AD0和A19/S6A16/S3正在传送地址信息由于地址信息在这些复用
8、引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来,18,2.读写控制引脚（续1）,IO/M*（Input and Output/Memory）I/O或存储器访问，输出、三态该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15A0提供16位I/O口地址该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19A0提供20位存储器地址,19,2.读写控制引脚（续2）,WR*（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD*（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据,
9、20,2.读写控制引脚（续3）,IO/M*、WR*和RD*是最基本的控制信号组合后，控制4种基本的总线周期,21,2.读写控制引脚（续4）,READY 存储器或I/O口就绪，输入、高电平有效在总线操作周期中，8088 CPU会在第3个时钟周期的前沿测试该引脚如果测到高有效，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。,22,2.读写控制引脚（续5）,DEN*（Data Enable）数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线
10、的驱动 DT/R*（Data Transmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）,23,2.读写控制引脚（续6）,SS0*（System Status 0）最小组态模式下的状态输出信号它与IO/M*和DT/R*一道，通过编码指示CPU在最小组态下的8种工作状态：1.取指5.中断响应2.存储器读6.I/O读3.存储器写7.I/O写4.过渡状态8.暂停,24,3.中断请求和响应引脚,INTR（Interrupt Request）可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽
11、中断该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽,25,3.中断请求和响应引脚（续1）,INTA*（Interrupt Acknowledge）可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线,26,3.中断请求和响应引脚（续2）,NMI（Non-Maskable Interrupt）不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求
12、的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务,主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障,27,4.总线请求和响应引脚,HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权,DMA控制器等主控设备通过HOLD申请占用系统总线（通常由CPU控制）,28,4.总线请求和响应引脚（续1）,HLDA（HOLD Acknowledge）总线保持响应（即总线响应），输出、高电平有效
13、有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,29,5.其它引脚,RESET复位请求，输入、高电平有效该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作8088复位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H,30,5.其它引脚（续1）,CLK（Clock）时钟输入系统通过该引脚给CPU提供内部定时信号。8088的标准工作时钟为5MHzIBM PC/XT
14、机的8088采用了4.77MHz的时钟，其周期约为210ns,31,5.其它引脚（续2）,Vcc电源输入，向CPU提供5V电源GND接地，向CPU提供参考地电平MN/MX*（Minimum/Maximum）组态选择，输入接高电平时，8088引脚工作在最小组态；反之，8088工作在最大组态,32,5.其它引脚（续3）,TEST*测试，输入、低电平有效该引脚与WAIT指令配合使用当CPU执行WAIT指令时，他将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行也就是说，WAIT指令使CPU产生等待，直到引脚有效为止在使用协处理器8087时，通过引脚和WAIT指
15、令，可使8088与8087的操作保持同步,33,微机的总线结构,单总线结构 简单，但总线竞争严重,34,“引脚”小结,CPU引脚是系统总线的基本信号可以分成三类信号：8位数据线：D0D720位地址线：A0A19控制线：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、GND,35,3.最大模式的引脚定义,当33脚 接地时，CPU处于最大工作方式。,QS1、QS0（Queue Status）指令队列状态信号（输出），从外部可以跟踪CPU内部的指令对列。,（Status）总线周期状态信号（输出），这些信号组合起来，可以指出当前
16、CPU的状态。,（Request/Grant）总线请求信号/总线允许信号（双向），向CPU输入使用总线的请求信号和CPU输出对总线请求信号的应答。,（Lock）总线封锁信号（输出），当该引脚输出低电平时，封锁其它总线控制设备提出的总线请求。,36,“引脚”提问,提问之一：CPU引脚是如何与外部连接的呢？解答：总线形成（第2.5节）,提问之二：CPU引脚是如何相互配合，实现总线操作、控制系统工作的呢？解答：总线时序（第2.5节）,37,系统总线形成与控制电路,微处理器子系统,系统总线的形成,微处理器级总线,38,最小模式仅支持单处理器主要需解决：地址与数据的分离地址锁存电路实现方案用3片8位的锁
17、存器8282实现地址锁存。ALE为锁存控制信号，OE*0使锁存的地址直接输出；用1片双向三态门8286用作数据总线驱动和隔离，DT/R*作为方向控制，DEN*作为开门信号；其他控制信号由8088直接产生。,补充:最小模式的总线形成,39,补充:最小模式下的连接示意图,返回,8088的指令执行过程,41,最小组态的总线时序,微处理器最基本的4种总线周期：存储器读总线周期存储器写总线周期I/O读总线周期I/O写总线周期,存储器写总线周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,输出数据,A19A16,S6S3,IO/M*,W
18、R*,T1状态输出20位存储器地址A19A0IO/M*输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号WR*和数据D7D0T3和Tw状态检测数据传送是否能够完成T4状态完成数据传送,I/O写总线周期,T1状态输出16位I/O地址A15A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号WR*和数据D7D0T3和Tw状态检测数据传送是否能够完成T4状态完成数据传送,写总线周期,存储器读总线周期,T1状态输出20位存储器地址A19A0IO/M*输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址T2
19、状态输出控制信号RD*T3和Tw状态检测数据传送是否能够完成T4状态前沿读取数据，完成数据传送,I/O读总线周期,T1状态输出16位I/O地址A15A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号RD*T3和Tw状态检测数据传送是否能够完成T4状态前沿读取数据，完成数据传送,读总线周期,48,插入等待状态Tw,同步时序通过插入等待状态，来使速度差别较大的两部分保持同步在读写总线周期中，判断是否插入Tw1.在T3的前沿（下降沿）检测READY引脚是否有效2.如果READY无效，在T3和T4之间插入一个等效于T3的Tw，转13.如果READY有效
20、，执行完该T状态，进入T4,49,等待状态,50,总线周期,基本总线周期由4个T状态组成：T1、T2、T3、T4等待时钟周期Tw，在总线周期的T3和T4之间插入空闲时钟周期Ti，在两个总线周期之间插入,加入TW的总线周期,52,加深对指令执行过程及计算机工作原理的了解。设计接口时，需考虑各引脚信号在时序上的配合。,学习时序的目的,53,了解CPU的基本功能。掌握CPU的内部逻辑结构及基本工作过程。了解流水线技术的初步概念。掌握微机中存储器组成结构(分段)，逻辑地址与物理地址概念。了解CPU的外部引脚类型，掌握主要引脚功能。掌握时钟周期、总线周期及指令周期的定义。了解CPU读、写操作时序。,本章小结,54,作业,P44:1，2，3，4，5,
