《高速数字电路设计.ppt》由会员分享，可在线阅读，更多相关《高速数字电路设计.ppt（51页珍藏版）》请在三一办公上搜索。
1、高速数字电路设计,及 EMC 设计,1,求,电流环,目,录,1.高速数字电路设计.5,1.1 何谓高速数字信号,.5,1.2 微带线 带状线的概念.5,1.2.1 微带线 Microstrip1.2.2 带状线 Stripline,.5.6,1.2.3 经验数据.6,1.2.4 同轴线 coaxial cable,.6,1.2.5 双绞线 twisted-pair cable,.7,1.2.6 等间隔的电容负载的影响.71.3 常见高速电路.8,1.3.1 ECL Emitter Coupled Logic,电路.8,1.3.2 CML Current Mode Logic 电路.91.3.3
2、 GTL Gunning Transceiver Logic 电路.101.3.4 BTL Backplane Transceiver Logic 电路.10,1.3.5 TTL,Transistor Transistor Logic 电路.11,1.3.6 模数转换电路 线接收器.121.4 常见电路匹配措施.121.4.1 反射.121.4.2 终端匹配.131.4.3 始端匹配.151.5 高速电路设计一般原则和调试方法.161.5.1 同步逻辑设计.161.5.2 了解选用器件的输入 输出结构 选用恰当的匹配电路 在考虑节省功耗 电路 又,能容许的情况下 可适当地引入失配,.19,1.
3、5.3 对极高速率 300MHz 以上 的信号 一般建议选用互补逻辑 以降低对电源的要.19,1.5.4 了解每一根高速信号电流的流向,.19,1.5.5 信号的布线,电源和地层的分割,是否符合微带线,带状线的要求,高速信号要,有回路地相配,不是屏蔽地,.19,1.5.6 电源滤波.19,1.5.7 对很高速度的信号要估算其走线延迟,.19,1.5.8 在满足速度要求的前提下 尽量选用工作速率低的器件,.19,1.5.9 差分线尽量靠近走线.19,1.5.10 测试方法 选择有 50,输入的高速示波器 一般自制一个探头 测量点应尽量靠,近所观察的位置或者需要该信号的实际位置 一般不建议测输出端
4、的信号波形 与实际2,等现象,料有关,2,使用的位置有一定差别,.19,1.5.11 ringing,crosstalk,radiated noise 数字系统的三种噪声.19,1.5.12 数字信号的绝大部分能量,功率谱密度,集中在 f knee 之内.19,1.5.13 延时 FR4,PCB outer trace:140180 ps/inch,inner trace:180 ps/inch.20,1.5.14 集总参数与分布参数系统.20,1.5.15 互感 耦合电容的作用 干扰,.20,1.5.16 ECL 电路的上升时间,下降时间的计算.20,1.5.17 在数字系统中 耦合电容引起
5、的串扰比起互感引起的串扰要小,.21,1.5.18 传输通道包括器件封装,PCB 布局 连接器,至少在 f knee 的范围内要有平坦的,频响 以保证信号不失真 否则信号在收端可能会遇到上升时间劣化 过冲 振铃 lump.211.5.19 阻容负载对电流变化的作用.21,1.5.20 噪声容限1.5.21 地反弹,noise immunityground bounce,以 10H189 器件为例.22.23,1.5.22 寄生电容 Stray Capacitance 的影响 对于高输入阻抗电路影响尤为严重.231.5.23 示波器探针的电气模型.24,1.5.24 21:1 探针,.25,1.
6、5.25 趋肤效应 skin effect,在高频时导线表面附近的电流密度加大 而中心部分的,电流密度减小 趋肤效应使得导线对高频信号的衰减增大 趋肤效应的频率与导体的材.251.5.26 对低频信号 电流流经电阻最小的路径 对高频信号 回流路径的电感远比其电阻重要 高频电流流经电感最小的路径 而非电阻最小的路径 最小电感回流路径正好,在信号导线的下面,以减小流出和流入电流通路间的环路面积,.25,1.5.27 负载电容对上升时间的影响.261.5.28 直流匹配和交流匹配的功耗比较.271.5.29 电源系统设计原则.271.5.30 TTL 和 ECL 的混合系统要注意.271.5.31
7、电源线上的电磁辐射防护.28,1.5.32 旁路电容的选取和安装,.28,1.5.33 连接器对高速系统的影响.28,1.5.34 总线,.30,电磁兼容性,Electromagnetic Compatibility,.32,2.1 关于电磁兼容性的基本原理.32,2.1.1 下面的电路布局有什么问题,.32,2.1.2 走线可穿过回流平面的缝隙吗 No,.33,2.1.3 走线的电感和电容.33,2.1.4 接地的作用,.34,2.1.5 信号参考点应在何处接至基底(chassis).352.1.6 周期信号.363,2.1.7 EMC 三要素.362.1.8 共模和差模.382.1.9 减
8、小噪声的措施.392.2 信号完整性减小串扰和信号畸变.392.2.1.392.2.2 屏蔽.402.2.3 信号畸变.412.3 通过滤波减小直流电源噪声.412.3.1.422.3.2 If DC power planes cant be used,then lumped decoupling capacitors must be sized andplaced correctly.42,2.3.3 多层 PCB,表贴电容 串联电感在何处,.43,2.3.4 How to distribute DC power from a single supply to both analog and
9、 digital circuits?.432.4 元件放置与信号层分配.442.5 Reducing conducted&radiated emission&susceptibility.462.6 电路板 EMC 准则总结.482.6.1 Component Placement.482.6.2 DC Power Distribution.482.6.3 Routing of Signal Output and Return Paths.492.6.4 Signal Integrity Reducing Crosstalk and Distortion.492.6.5 High Frequen
10、cy Transmission Lines.502.6.6 Reducing Conducted and Radiated Emissions.504,ln,ps,Z 0,高速数字电路及 EMC 设计1.高速数字电路设计1.1何谓高速数字信号高速数字信号由信号的边沿速度决定 一般认为上升时间小于 4 倍信号传输延迟时可视为高速信号 平常讲的高频信号是针对信号频率而言的,设计开发高速电路应具备信号分析 传输线,模拟电路的知识,错误的概念,8kHz 帧信号为低速信号,1.2微带线,带状线的概念,1.2.1 微带线 Microstripwt,r,h,特性阻抗,Z 0=,87 5.98 h r+1.4
11、1 0.8 w+t,(),传输延迟,tPD=1.017,0.457r+0.67(ns ft),固有电容,或 85 0.475 r+0.67(inch)C 0=1000 tPD(pF ft),固有电感,L 0=Z 02 C 0(,pH,ft),5,Z 0,r,r,d 1,1.2.2 带状线 Striplinew,t,h,特性阻抗,Z 0=,60r,ln,4 h0.67w(0.8+t w),(),传输延迟固有电容固有电感,tPD=1.017 r(ns ft)或C 0=1000 tPD(pF ft)pHL 0=Z 02 C 0(ft),85 r(,ps,inch),1.2.3 经验数据,对 FR-4
12、 材料,在 4.55 之间,75 微带线 w,h 50,微带线 w 2h,25,微带线,w 3.5h,75,带状线,w=h/8,50,带状线,w=h/3,1.2.4 同轴线 coaxial cable,d 1阻抗传输延迟,d 2r60 d 2Z 0=ln()tPD=85 r(ps inch)6,),1.2.5 双绞线 twisted-pair cablerds,阻抗,Z 0=,120r,ln,2 sd,(),传输延迟,tPD=85,r(,ps,inch),1.2.6 等间隔的电容负载的影响H,VS,R S,cL,cL,Z 0cL,cL,cL,cL,RL,N个传输线的有效阻抗和传输延迟将发生变化
13、,阻抗,Z 0=,C+,LNCLH,传输延迟,tPD,=,L(C+,NCLH,对单个负载电容的情况也可以这样计算7,1.3 常见高速电路,1.3.1 ECL,Emitter Coupled Logic 电路典型输入,V cc 2,A,B,V BB-1.29VV ee(5.2 v),典型输出,Vcc2,Vcc1,OutOutVee,特点,非饱和逻辑 克服扩散电容的影响,工作速度很高,射极跟随器输出 驱动能力很强高电平-0.88V 左右 低电平 1.72V 左右,根据速度不同有 10K(包括 10H)100K(300K)100M系列器件可供选用8,100EL,1.3.2 CML,Current M
14、ode Logic,电路,以 Philips 器件为例介绍其输入,输出,典型输入,50,50,ININ,典型输出,Out,100,100,Out,特点,低电压摆幅 200 400 mVpp输入 50阻抗,干扰,辐射小,地平面作参考电压 而 ECL 为-2V信号差分传输9,1.3.3 GTL,Gunning Transceiver Logic 电路,Vcc,典型输入典型输出,Vre f(0.8V),Vcc,偏压Vout,偏压Vin,特点,低功耗工作频率可达 100MHz 或 200MHz,电压摆幅小,VOLmax=0.4V,VOHmin=1.2V,1.3.4 BTL Backplane Tran
15、sceiver Logic 电路Vcc典型输入,Vin,Vref(1.4V),典型输出,10,Vcc,Vout,左右,特点,驱动能力强 用于重负载背板工作频率小于 75MHz,IOL=100mA,电压摆幅比 TTL 小,VOLmax=1V VOHmin=2.1V,1.3.5 TTL Transistor Transistor Logic 电路,以 ABT,Advanced BiCMOS Technology 为例,典型输入典型输出,Vin,Vcc,Vcc,特点,驱动能力强,IOH 达 32mA IOL 达 64mA 高电平输出电阻约 30,低电平输出电阻10,对于带阻尼输出 输出电阻 33,高
16、 低电平电流均为 12mA,速度快 上升时间在几 ns 范围 触发器翻转频率可达 100MHz 以上11,1.3.6 模数转换电路 线接收器,V CC 1,VCC 2,Vout,Vin,Vin,Vout,VBB,VBB,符号表示Vee,特点,将模拟小信号转换为数字信号,有不同速度级别的线接收器注意输入信号的共模和差模范围1.4 常见电路匹配措施1.4.1 反射传输过程中的任何不均匀(如阻抗变化 直角线)都会引起信号的反射 反射的,结果对模拟信号,正弦波,是形成驻波,对数字信号则表现为上升沿,下降,的振铃和过冲,这种过冲一方面形成强烈的电磁干扰,另一方面对后级输入,电路的保护二极管造成损伤甚至失
17、效,overshoot,高电平 1,pin,Vcc,undershoot,低电平 0,器件,一般而言,过冲超过 0.7V 就应采取措施 在下面的图中,信号源阻抗,负载,阻抗是造成信号来回反射的原因12,0,又,信号,RS,二次反射,Z0,反射,RL,SL,=,RRRR,SSLL,+,ZZZZ,0000,1.4.2 终端匹配,在实际应用中,通过阻抗匹配 正确布线等措施来减小或消除信号反射,终端匹配的目的是使,L 尽量小或者等于,1.4.2.1,TTL 电路的匹配,(1)直流匹配Vcc,TTL,Z 0,R 1R2,TTL,一般地,R1,R2=Z0,R 2R 1+R 2,Vcc 2.4 V,在非理想
18、匹配条件下 可取 R1 R2=1.5Z0可节省一定的功耗13,既符合 TTL 电路的噪声容限,1,2 交流匹配,TTL,TTL,Z 0,R,RC t r,C一般取 R C 串联阻抗值比 Z 0 大一些以降低功耗 对于周期性不强的信号 如,帧脉冲1.4.2.2,不建议使用交流匹配ECL 电路的匹配,单端匹配方式 1,ECL,R1,ECL,-5.2V,Z 0,R2-5.2V,-5.2V,R1,R2=Z0,R 1R 1+R 2,(5.2 V)=2 V,(2)单端匹配方式 2,ECL,Z 0,R,ECL,-5.2VR=Z 0(3)差分电路匹配,-2V,-5.2V,ECL,Z 0,R,ECL,或者,EC
19、L,R 1-5.2V,R 1,Z 0,-5.2V,R/2,R/2C,-5.2V,14,这,差,计,R=2Z 0,R 1 要保证 ECL 输出电路的偏置电流,对差分电路而言,一般要求两条信号线并行,等长走线,相距越近越好,时由于线间耦合电容的因素,传输线阻抗的计算在把这种影响考虑进去,分电路的匹配可以采用两个独立的单端匹配方式,对于 PECL 电路1.4.2.3 其它电路,匹配方式相似 只是将-5.2V 换成地,地换成 Vcc 即可,对于 GTL,BTL 电路,由于采用的是开漏,开集输出的方式,因此负载电阻,就是匹配电阻,接在相应的电源上即可 GTL 电路是一种基于 50,阻抗的设,匹配时要结合
20、信号幅度,偏置电压,耗合方式等综合考虑,没有统一规,则1.4.3 始端匹配,1,TTL 电路,TTL,R,Z0,TTL,一般取 R 略小于 Z0,由于在终端有一次全反射,L=1,在始端的,信号波形边沿有一个台阶 一般不要取这点的信号来设计电路,2,ECL 电路,ECL,R 1,R,Z0,ECL,-5.2V,-5.2V,-5.2V,R 1 5.23Z 0+7,R 6.23Z 0 R 1,3 其它电路不推荐使用始端匹配15,1.5 高速电路设计一般原则和调试方法1.5.1 同步逻辑设计,高速电路的最优设计依赖于时延来设计系统1.5.1.1 复接电路举例8:1 的同步复接器D 0D 1D 2D3In
21、:D4D5D6D7,尽量利用一个同步系统时钟产生各种逻辑避免采用异步逻辑,尽量避免,Out:,D 7,D 6,D 5 D 4 D 3 D 2 D 1 D 0,设计思路,同步 load,同步移位,D70,D,Q,Q70,load复接时钟 高速,LOADCK,每个低速数据周期内 load 信号有效一次,Q 0,Q 1,Q 2,Q 3,Q 4,Q 5,Q 6,Q 7,D Q,D Q,D Q,D Q,D Q,D Q,D Q,D Q,复接,码流复接时钟16,0,n-1 n,n,1,n,n,2,n,n,6,n,n,7,n,n,A,A,A,A,A,A,1,根据上述思路,可以构成下面的基本单元,Q n-1LO
22、ADDn,D Q,Qn,或,Qn-1 QnD nLOAD,CK将 8 个这样的功能单元首尾串接,就可以实现同步复接功能,CK,D,Q QD,D,Qn-1 QD,D,Qn-1 QD,D,Qn-1 QD,D,Qn-1 QD,LO D,LO D,LO D,LO D,LO D,CKLO D,注意,LOAD 信号必须由复接时钟产生LOAD 信号为 1/8 占空比的脉冲信号不建议用复接时钟下降沿产生 LOAD 信号,利用分频器的触发器固有延迟和二选一组合逻辑的延迟证复接电路的时序正常CKLOADD 701.5.1.2 分接电路举例4 的同步分接器,即可保,In:Out:,D7,D6,D5 D4 D3 D2
23、 D1 D0D 7D 6D5D4,D 3D 2D1D0,17,0,设计思路,同步移位,同步分接,Din,D Q Q,D Q Q1,D Q,Q2,D Q,Q 3,CK,Q30CECK,D QCE,out,注意,所有的电路,定时,移位,分接均由同一高速时钟 CK 产生或控,制,CE,时钟使能,与复接电路的 LOAD 信号类似 为 1/4 占空比的,脉冲信号不建议使用时钟信号的下降沿CK,Din,D 7,D 6,D 5,D 4,D 3,D 2,D 1,D 0,CE很多器件都可提供 CE 功能 若没有 可自行产生,CEDCK1.5.1.3 组合逻辑影响时序的一个重要因素,18,D Q,1.5.2 了解
24、选用器件的输入 输出结构 选用恰当的匹配电路 在考虑节省功耗 电路又能容许的情况下 可适当地引入失配1.5.3 对极高速率 300MHz 以上 的信号 一般建议选用互补逻辑 以降低对电源的要求1.5.4 了解每一根高速信号电流的流向 电流环,1.5.5 信号的布线 电源和地层的分割 是否符合微带线 带状线的要求要有回路地相配 不是屏蔽地1.5.6 电源滤波1.5.7 对很高速度的信号要估算其走线延迟,高速信号,1.5.8 在满足速度要求的前提下,尽量选用工作速率低的器件,1.5.9 差分线尽量靠近走线终端匹配元件一定要放在最靠近传输线末端的地方,集总参数电路,增加阻尼 降低 Q 值可防止振荡,
25、1.5.10 测试方法 选择有 50 输入的高速示波器 一般自制一个探头 测量点应尽量靠近所观察的位置或者需要该信号的实际位置 一般不建议测输出端的信号波形与实际使用的位置有一定差别,1.5.11 ringing,crosstalk,radiated noise,数字系统的三种噪声,1.5.12 数字信号的绝大部分能量,功率谱密度,集中在 fknee 之内,fknee=,0.5t r,(t r:10%90%上升时间),因此电路在超过 fknee 的频率范围对数字信号的影响甚小 在低于 fknee 的范围要求电路有平坦的响应 以保证理想的波形19,7,1.5.13 延时 FR4 PCB oute
26、r trace:140180 ps/inch1.5.14 集总参数与分布参数系统,inner trace:180 ps/inch,上升沿长度,l=,t rD(延时),线长小于 1/6 上升沿长度时视为集总参数系统,否则为分布参数系统,1.5.15 互感 耦合电容的作用,干扰,I M=cM,dVdt,VM=LM,dIdt,I(t),CM1.5.16 ECL 电路的上升时间V CC,下降时间的计算,+-,V M,RE,7,VHI90%,R PD,VT,C L,10%V LO,tr,t,tr=2.2RE CL,RE 等效射极串联电阻20,CL 负载电容,10.1K,10.9K,=,=,VHI,t f
27、,RPDVT,CL,V LOVT,t,t f=RPDCL ln(),K=,VHI VLOVHI VT,V T=-5.2V 时 t f=0.164R PD C LVT=-2V 时 tf=0.987RPD CL1.5.17 在数字系统中 耦合电容引起的串扰比起互感引起的串扰要小1.5.18 传输通道包括器件封装 PCB 布局 连接器 至少在 fknee 的范围内要有平坦的频响 以保证信号不失真 否则信号在收端可能会遇到上升时间劣化 过冲 振铃 lump 等现象1.5.19 阻容负载对电流变化的作用I(t),+-,V(t),R,C,I(t)=,V(t)R,+C,dV(t)dt,dI(t)1 dV(t
28、)dt R dt,+C,dV 2(t)dt 2,电阻上,dI(t)dt max,V 1t r R,电容上,dI(t)dt max,=,1.52V2t r,C,互感串扰中电流的影响 反比于上升时间 tr21,2,3,5,2,例,TTL 驱动 50pF 负载,设,V=3.7V,tr=2ns,dIdt,=7.0 10 7 A/s,ECL 驱动 50,负载,设,V=1V,tr=0.7ns,dIdt,=2.8 10 7 A/s,1.5.20 噪声容限 noise immunity,以 10H189 器件为例本级门输入不确定范围,输出电压upper margin,VOHmaxV OHminVIHmin,-
29、0.81-0.98-1.13,后级门不确定范围,lower margin,VILmax,V IHmin,VILmax-1.48VOLmax-1.63VOLmin-1.95,实际全容限安全转换区,在 V ILmax 与 V IHmin 之间,输入电压,为什么需要容限,容限是为了补偿数字信号在实际系统中不够理想的传输和,接收 若没有适当的容限 系统在下述信号畸变的场合将不能工作1 直流电流在不同器件的地间形成电位差 因此发送 接收器件的参考地有电位差,高速回流电流在地通道的电感上产生压降,引起器件间电位差,邻线上的信号通过电容耦合或互感引入串扰,叠加到接收信号上,4,振铃,反射,长线使信号畸变,某
30、些器件的阈值电压是温度的函数,对高速系统,4 项表现尤为突出22,或,噪声容限=,V OH min V IHV OH max V OL min,V IL V OL maxV OH max V OL min,对 10KH 器件为 17.8,对 74AS 器件为 9.1,可见 ECL 比 TTL 器件有更好,的噪声容限1.5.21 地反弹 ground bounceVcc,Vin,+V GND,+LGND,AB,I discharge,C,VGND=LGND,ddt,I disch arg e,由于输出的开关引起的内部地参考电压的偏移称为地反弹,地反弹电压 VGND,和输出电压相比较小,因此对发送
31、信号影响不大,主要影响接收,相当于叠,加在输入信号上的一个噪声信号加若干倍几种封装的引线电感,若有多个输出同时开关,则噪声电压将增,14pin DIP8nH,68pin DIP35nH,68pin PLCC7nH,Wire bonded to hybrid substrate0.1nH,减小地反弹的办法,降低开关速度,封装时增加地引线,对功率级另,外分配电源脚,对输入电路分配一个地参考引脚,差分输入,1.5.22 寄生电容 Stray Capacitance 的影响,对于高输入阻抗电路影响尤为严重,相邻管脚间电容,PIP144pF PLCC687pF23,I,2,1.5.23 示波器探针的电气
32、模型,R S,I,探针输入电容 电阻+,R SV,L,10pF,10M,去示波器-,L 为地环路电感,t r=3.4 LC,Q=,L/C(RS 太小时会引起频响曲线出现尖峰)R S,Q=1,16,过冲,Q 2,44,过冲,Q0.5,无过冲,指阶跃响应,地环的影响IC,上升时间加长 拾取寄生信号PCB,互感,实际上升时间 tra=,t r+(2.2)2,tr 信号上升时间,测量电路时间常,数24,解决,D,1.5.24 21:1 探针,50,示波器 50 终端,I,1K,BNC(tr=0.013ns),环路电感为 L,t r=2.2,LR,=2.2,L1050,由于增加了 1K 输入电阻,上升时
33、间减小,加大电阻时会为得更小,其受到,的限制是电阻上的旁路电容,在高频时会引入不必要的功率至同轴线,办法是采用下面的网络,获得平坦的频响,商用示波器探头采用这一技术,1.5.25 趋肤效应 skin effect,在高频时导线表面附近的电流密度加大 而中心部,分的电流密度减小 趋肤效应使得导线对高频信号的衰减增大 趋肤效应的频率与导体的材料有关1.5.26 对低频信号 电流流经电阻最小的路径 对高频信号 回流路径的电感远比其电阻重要 高频电流流经电感最小的路径 而非电阻最小的路径 最小电感回流路径正好在信号导线的下面 以减小流出和流入电流通路间的环路面积信号线截面回流密度,高频低频,负载,D,
34、H,地,回流电流密度i(D)=,I 0H,11+()2H25,C,Z 0,2,2,2,HD,串扰,K1+(D/H)2,K 取决于信号上升时间和干扰段长度 这里讲到的干,扰指互感引起的磁干扰1.5.27 负载电容对上升时间的影响,电容耦合引起的干扰可忽略,A,Z0,R1,BC,阻抗匹配时 R 1,Z 0 RC 时间常数为,Z 02,C 为输入寄生电容,RC 滤波器,的上升时间为 t1=2.2,C=1.1 Z 0 C,B 点的信号上升时间为,t B=t r+t1但若减小传输线的长度时 在 B 点所观察到的线阻抗将降低 这样会使得 B点的信号上升速度加快,R1 Z0,Z 0,C对源端匹配的情形 RC
35、 时间常数为 Z0C 上升时间 t1=2.2Z0C 因此上升速度,比终端匹配要慢,源端匹配由于可做到 0 反射系数 因此可获得一个平坦的,频响26,+V,=,1,2,3,=,1.5.28 直流匹配和交流匹配的功耗比较VCCZ0R1=Z0-1,VCC,Z0,V CCR 2=2Z 0R 3=2Z 0,如果驱动信号高平均电压处于高,低电平的时间大致相等 DC低电平中间 负载功耗,balanced,那么电容 C 上的,PR 1=,(V/2)2(V)2Z 0 4Z 0,而对于直流匹配,PR 2+R 3=,(V)22Z 0,额外消耗的功率直接从 Vcc 经过 R21.5.29 电源系统设计原则,R3 流到
36、地,芯片间使用低阻抗地连接,通常是地平面,不同芯片的电源脚间的阻抗也应尽量小,电源和地之间应当有低阻抗通路,旁路电容或平面间的电容,C plane,0.225 r Ad,(A:inch2,d:inch,C:pF),1.5.30 TTL 和 ECL 的混合系统要注意1 使 TTL 信号和 ECL 信号线相距一定距离 至少 8 倍于线离地平面的高度27,2,3,4,1,2,3,4,EMI,减小直接串扰,若使用 5V 于 TTL,-5.2V 于 ECL 一定要加一个地平面,这样 TTL 噪,声泄漏到 ECL 系统的机会就很小,若使用+5V 于 TTL 和 ECL,这不是 ECL 电路的最优工作电压
37、但可以工,作 最好将+5V 平面,非地平面,一分为二,使 PCB 分割为 TTL 和 ECL 的,不同区域,进入板内的电源应在 TTL 侧,注意不要有长线穿越两个+5V 区域,的边界 在两个+5V 平面用电流容量足够大的 1TTL 噪声进入 ECL 系统两部分间用差分信号传输可获得最大可靠性1.5.31 电源线上的电磁辐射防护用旁路电容限制电路板上交流电流的泄漏,H 电感串接,这可以减小,在电源线上串接共模扼流圈 common mode choke模电流,以抑制流经线中的共,布线靠近,减小磁辐射面积,将电源线用金属屏蔽体盖住,其每端都接至底座地,chassis ground,1.5.32 旁路
38、电容的选取和安装每个电容都包含一个寄生串联电感 称为 lead inductance,package inductance或者 mounting inductance 每个电容还包含一个寄生串联电阻 称为等效串联,电阻 ESR,equivalent series resistance,0805 封装的电感比 1206 线电感小 1206 大概在 1nH 左右,安装表贴电容时,使用大的过孔或多个过孔,且过孔到电容间的连线应尽量,短 粗1.5.33 连接器对高速系统的影响互感引起串扰串联电感减缓信号的传播 产生电磁干扰28,a,c,a,b,c,Y,寄生电容减缓信号传播互感的影响H,c,b,a,通路
39、 X通路 Y通路 Z,唯一的板间地连接,由于电流通路 X Y Z 混叠 overlap,X 通路的磁场会在 Y Z 通路感应出,噪声电压 连接器 Pin 间的寄生电容也会引入噪声 但比起互感引入的噪声要小 在输出端用 RC 电路可减小上升时间 抑制噪声 而在接收侧放电容 驱,动器开关时会增加流过连接器的浪涌电容,Surge Current,情况反而变糟,L X,Y=5.08H ln,+5.08H ln,bD/2,信号 X 与 Y 间距,信号 Y 与地线间距,信号 X 与地线间距,D 连接器 PIN 直径,H 连接器 PIN 长度,L X,X Y 间环路互感,nH,方程中第二项 地线项 较大 不
40、难看出 减小 X Y 与地线间距有助于减小,互感,对于多个地回路的情形,BD,G2,G1,A,29,C,E,Ip,好,这里有两个信号环路 G1 G2 流经连接器 D 的高速回流信号取决于两个环的电感之比,流经 D的电流 回流,L G 1L G 2,而在低频的情况下,回流取决于环路间的电阻之比,一般而言,环路 G1 比,G2 小得多 所以流经 D 的电流占很小的比例 但即使对小面积的环路 也会,面临辐射的问题 在 30MHz 以上 FCC 和 VDE 对辐射的限制为 100离设备 3m 处测得,V/m 在,E=1.4 10 18,A I p FCLOCKt r,10 4 V/m,辐射电场 V/m
41、 A,环路面积 inch 2,峰值电流 A tr,上升时间 S,FCLOCK 时钟频率 Hz减小连接辐射的一些有效规则,在连接器 B 上多安排地 减小信号与地的间距,以减小连接器 B 上的有,效辐射环路面积在连接器 B 上增加地同时也将减小连接器 B 的电感 这将减小流经其它环路的电流连接器尽量靠近,在板 A C 的边沿连续用地连接,以提供低阻抗回流通路,使用可能低速的驱动器件1.5.34 总线在点对点的应用中 连接器的串联电感影响其性能,而在多点应用中,multidrop bus,多个连接点的寄生电容的积累效应而非源,端连接器的串联电感影响传送信号哪怕换来的代价是电感加大30,在这种情况希望
42、连接器寄生电容越小越,大,若信,连接器信号通过每个总线分支都会畸变,电容由几部分构成,连接器 pin-to-pin 电容,走线电容 Cper inch=Td/Z 0,Td,延迟 ps/inch,驱动器,接收器电容,驱动器处于三态时的电容很,但因为驱动级的大晶体管在关断时有很大的寄生电容不提这项指标,许多供应商往往,如果没有速度的要求,可考虑源端接方式,source-terminating,每个三态门,用一个电阻连至总线,接收器可直连至总线,背板上不需要终端电阻,号上升时间比传播时间长 总线可视为集总电路元件 lumped-circuit element,这时没有有害的反射,源电阻缓慢对总线的集
43、总电容充电,这里讲的源端电,阻与源端匹配不同 源端匹配的源电阻等于线阻抗 但只适于点对点的连接而对多点的情形 没有防止反射的合适电阻 信号总会在总线两端来回反射一般取源电阻大于线阻抗31,2,电磁兼容性,Electromagnetic Compatibility,2.1 关于电磁兼容性的基本原理2.1.1 下面的电路布局有什么问题,+5V,+12V信号入,信号处理器,晶体振荡器,电压调节器,信号出地,ASIC,GND,差分模拟信号,5V应当清楚每个关键信号电流的输出和回流通道电流流经最小阻抗 Z=R+jX 而不是最小电阻的路径,一般走线,频率3KHz,电抗电阻,自感随环路面积的增加而增加L1,
44、L2,L2L1(长度相等的两段线),对 f10KHz,电流流经的路径为最小阻抗,最小电抗,最小电感,最小环,路32,I,10MHz 时钟时钟via,同轴电缆ICvia,大环小环背面为地平面这是回流通道No,2.1.2 走线可穿过回流平面的缝隙吗 No地平面,时钟via2.1.3 走线的电感和电容平行线,IC,via,等效电路,I,L,C,L,C,LC=常数为什么导线对电感最大,对电路板走线 自感,线长 l,log,间距 s线宽 w,33,LWS2.1.4 接地的作用,为人员和设备的安全,提供一个信号电压参考,每个电流需要一个回流通道而不是一个地 信号地回流这是单点接地吗+5V,信号回流,单点地
45、,GND,IC,+15V这里的单点接地有没有问题,IC1GND,单点接地,IC1GND,34,IC1GND,V DC,Z1,V S Z2,Z3,ZL,地参考错误的接地点,V S,ZL,V DC,Z2,Z3,Z4,地参考正确接地点2.1.5 信号参考点应在何处接至基底(chassis),ESD,EM RAD,接地,VCM,接地的作用,降低输出线上的共模电压 V CM减小对 ESD 的敏感 susceptibility减小电磁辐射35,2.1.6 周期信号,A,周期信号,lgA,频谱包络20dB/decade,0.5A,tP,40dB/decade,tR,1/,tp,1/,tR,lgf,最大脉冲频
46、率 f max=tR=1ns,fmax=318MHz,1t R,或 20 基频,尺寸,/20,尺寸,/20,2.1.7 EMC 三要素,集总电路不需匹配不要控制 Z0EM 辐射小,分布电路可能要匹配需控制 Z0可能有 EM 辐射,2.1.7.1 干扰源 能量耦合机理2.1.7.2 耦合机理,敏感系统,传导,连线电源线 共用线,电场 电容耦合磁场 互感耦合,近场近场,电磁场,辐射,远场36,传导耦合,IC#1,IC#2,磁耦合 开关电流与环路间互感引起M,电容耦合 由开关电压,耦合电容,高阻电路引起,CZsZLEM 辐射 由高频源和天线引起PCBEM.RAD,RF源,ICM,电缆 天线,2.1.
47、7.3 减小电磁辐射的措施减小 RF 源强度 高速信号差模滤波减小天线上的共模电流 减小 DM 向 CM 的转化减小天线长度线RF源,线,RF源,线37,n,后者比前者辐射大 应使 RF 源位于天线末端使所有金属结构在同一 RF 电压,半波长,电路,电缆长度时,辐射最强,2.1.8 共模和差模,ICM,IDM,共模电流辐射大差模电流辐射小,共模磁通外侧最大差模磁通内侧最大,通过阻抗平衡可减小 CM 能量向 DM 能量的转化,Zs,+,VCM,V DM,+-,ZL,+,Zs/2Zs/2,+V DM=0-VCM,ZL/2Z L/2-,模式选择滤波器,差模穿通 共模阻塞,在谐振频率点作用较明显非谐振
48、点不明显ferrite sleeve幅度选择滤波器,非线性元件,二极管或变阻器,负载阻抗决定的串联或旁路滤波器Zseries,Zshunt,38,Zload,Zload 很大时 选 ZshuntZload,电感,电容的变化,频率增加旁路滤波元件的选取,M两线,磁通,入-出间有较大互感,四线,减小了互感,2.1.9 减小噪声的措施minimize bandwidth(filtering);use layout to provide self shielding;use balanced circuits(ex.diff.receivers)2.2 信号完整性减小串扰和信号畸变2.2.10,IC1
49、,6,IC2,GND,R,M,7,V7,地反弹 是一个 IR 还是 MdI/dt 的问题39,2.2.2 屏蔽poorexternal magnetic fluxexcellentno external flux一般规则 Self shielding occurs when the return current is allowed tosurround the outgoing current.,poor,better,excellent,减小串扰的截面和导线布局,1,2,1,2,1,2,fair(microstrip),much better(stripline),best,将屏蔽导线用作
50、信号回流线高速线,IC#1屏蔽线绞线对减小互感L1L2,IC#2,I3,L1,L2,M13M2340,2,2,例,磁屏蔽,shuntingchange flux path with a high,material,reflectioncreate opposing flux with eddy currentseddy current,opposing,applied,flux,flux,scope,屏蔽材料2.2.3 信号畸变信号畸变的形状可能包含了问题的原因Ringing indicates excessive inductance.Rounding indicates excessive
