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1、专用集成电路设计,2009-11-20,2023/2/14,2,1、FPGA/CPLD的设计和IP工具 2、Altera FPGA的配置方式和配置器件,3,2023/2/14,一、可编程逻辑器件CPLDFPGA,（一）、可编程逻辑器件分类按其集成度来分可分为两大类：1、低密度可编程逻辑器件（LDPLD）2、高密度可编程逻辑器件（HDPLD）,4,2023/2/14,按集成度(PLD)分类,可编程逻辑器件的分类,5,2023/2/14,主要包括：PROM、PLA、PAL、GAL四种器件。,1、低密度可编程逻辑器件（LDPLD）,结构特点：,(1)、PROM（可编程只读存储器），其内部结构是由“与
2、阵列”和“或阵列”组成，其中“与阵列”固定，“或阵列”可编程，可以实现任何“以积之和”形式表示的组合逻辑。(2)、PLA（可编程逻辑阵列），也是基于“与-或阵列”，其“与阵列”固定和“或阵列”都可编程。,6,2023/2/14,(3)、PAL（可编程阵列逻辑），也是基于“与-或阵列”，其“与阵列”是可编程、“或阵列”固定连接。(4)、GAL（通用可编程阵列逻辑），是在PAL的基础上增加了一个可编程的输出逻辑宏单元OLMC，通过对OLMC配置可以得到多种形式的输出和反馈。另，GAL器件普遍采用EEPROM的浮栅工艺，具有可擦除、可重新编程的能力。,GAL器件的输出级OLMC的电路结构如图1所示。
3、,7,2023/2/14,图1 GAL器件的输出级OLMC的电路结构,OLMC主要由：一个D触发器,一个用于选择输出方式和极性的 4 输入多路选择器和一个用于选择反馈信号的两输入数据选择器构成。,8,2023/2/14,主要包括：CPLD、FPGA两种器件。,2、高密度可编程逻辑器件（HDPLD）,(1)、CPLD(Complex Programmable Device)，复杂可编程逻辑器件。其主体也是“与-或阵列”，并以可编程逻辑单元为基础，可编程连线集中在一个全局布线区。(2)、FPGA(Field Programmable Gate Array)，现场可编程门阵列。具有门阵列的结构形式，
4、它由许多逻辑功能块排成阵列组成，可编程连线分布在阵列通道区。,结构特点：,9,2023/2/14,（二）、CPLD、FPGA两种器件比较：,共同点：1、规模越来越大，集成度高。2、开发过程投资小。3、可以反复编程、擦除。4、开发工具智能化高，功能强大。,10,2023/2/14,1、CPLD是通过修改具有固定内连电路的逻辑 单元的逻辑功能来进行编程。（为乘积项结构，工艺多为EEPROM；多用于实现组合逻辑；成本低；保密性好）2、FPGA是通过修改下一根或多根分隔逻辑单 元的内连线的布线来编程。（为寄存器结构，实现工艺多为SRAM；更适合实现时序逻辑；成本高；保密性差）,区别：,11,2023/
5、2/14,CPLD组成部分：1.通用逻辑块、2.可编程全局布线区 3.输入/输出单元、4.输出布线区、5.时钟分配网络。,12,2023/2/14,FPGA组成部分：1.可编程逻辑块、2.可编程输入/输出单元、3.可编程布线资源、4.嵌入式块RAM、5.底层嵌入功能单元。,13,2023/2/14,二、CPLD/FPGA的设计流程：,设计输入（原理图/HDL文本）,逻辑综合,CPLD/FPGA布线适配,CPLD/FPGA编程下载,硬件测试,功能仿真,时序仿真,14,2023/2/14,1、设计输入(原理图HDL文本编辑),（1）图形输入,原理图输入,状态图输入,波形图输入,（2）HDL文本输入
6、,应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，更灵活。（VHDL，Verilog）,15,2023/2/14,又称前仿真，不考虑信号延时等因素，将综合后的网表文件直接送到仿真器中仿真，验证电路是否符合设计要求。,3、逻辑综合,将电路的高级语言转换成低级的，可与FPGACPLD的基本结构相映射的网表文件或程序。,2、功能仿真,16,2023/2/14,又称后仿真，将布线适配后产生的网表文件送到仿真器中仿真。是在完成布线适配后进行的饱含定时关系的仿真，精度较高。,5、时序仿真,将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。
7、,4、CPLD/FPGA布线适配,17,2023/2/14,6、编程下载,CPLD,FPGA,以乘积项结构方式构成,以查表法结构方式构成,7、硬件测试,最后步骤就是在线调试或将生成的文件写入芯片中调试。,18,2023/2/14,三、Altera的IP工具,IP工具使用的意义：IP是设计中不可或缺的组成部分，也是自底向上设计方法学的理论基础。随着数字系统设计越来越复杂，将系统中的每个模块都从头开始设计是一件十分困难的事，而且会大大延长设计周期。IP的出现使得设计过程变得十分简单，用户甚至只需要将不同的模块连接起来，就可以实现一个完整的系统。,19,2023/2/14,（一）、IP的概念,IP（
8、Intellectual Property）就是常说的知识产权。（IP还有另一种含义Internet Protocol，即互联网协议）美国Dataquest咨询公司将半导体产业的IP定义为用于ASIC、ASSP、PLD等当中，并且是预先设计好的电路功能模块。在PLD领域，IP核是指将一些在数字电路中常用但比较复杂的功能块，如FIR滤波器、PCI接口等，设计成参数可修改的模块，让其他用回可以直接调用这些模块。,20,2023/2/14,IP分为：软IP、固IP和硬IP（根据实现的不同）,软IP用计算机高级语言的形式描述功能块的行为，但是并不涉及用什么电路和电路元件实现这些行为。软IP的最终产品基
9、本上与通常的应用软件大同小异，开发过程与应用软件也十分相象，只是所需的开发软、硬件环境，尤其工具软件要昂贵很多。软IP的设计周期短，设计投入少，由于不涉及物理实现，为后续设计留有很大的发挥空间，增大了IP的灵活性和适应性。当然软IP的一个不可避免的弱点是：会有一定比例的后续工序无法适应软IP设计，从而造成一定程度的软IP修正。,21,2023/2/14,固IP是完成了综合的功能块，有较大的设计深度，以网表的形式提交客户使用。如果客户与固IP使用同一个生产线的单元库，IP的成功率会比较高。硬IP提供设计的最终阶段产品：掩膜。随着设计深度的提高，后续工序所需要做的事情就越少，当然，灵活性也就越少。
10、不同的客户可以根据自己的需要订购不同的IP产品。,22,2023/2/14,Altera公司以及第三方IP合作伙伴（APMM）给用户提供了许多可用的功能模块。它们基本可以分为两类：免费的LPM宏功能模块(Megafanctions)和需要授权使用的IP知识产权(MegaCare)。从实现的功能上分，使用方法基本相同。Altera LPM宏功能模块是一些复杂或高级的构建模块。可以在Quartus II设计文件中和门、触发器等葵本单元一起使用，这些模块的功能一般都是通用的，比如Counter,RAM等。,23,2023/2/14,IP知识产权模块是某一领域内的实现某一算法或功能的参数化模块(简称I
11、P核)。这些模块是由Altera以及Altera的第三方IP合作伙伴(AMPP)开发的。专门针对Altera的可编程逻辑器件进行过优化和测试，一般需要用户付费购买才能使用。,24,2023/2/14,（二）、Altera 提供的IP,Altera公司能够提供给用户使用的3种IP形式，分别为：1）、基本宏功能(Megafanctions/LPM)；2）、Altera IP(MegaCore)核；3）、Altera IP合作伙伴(AMPP)的IP核。1）、基本宏功能(Megafanctions/LPM)在Altera的开发工具Quartus II中，有一些内带的基本宏功能可供用户选用，如乘法器、多
12、路选择器、移位寄存器等。这些基本的逻辑功能也可由通用硬件描迷语言描述。另外，还有一些Altera器件特有的资源，例如片内RAM块，DSP块和高速的收发电路等，同样是通过基本宏功能方式提供给用户使用的。,25,2023/2/14,在Quartus II中使用基本宏功能模块设计项目的一般步骤：建立一个Project;使用Mega Wizard管理器定制宏功能模块；在设计中实例化定制的宏功能模块；继续完成设计的其他部分;对设计进行RTL功能仿真;（前仿真）逻辑综合;布局布线;时序分析。,26,2023/2/14,2）、Altera IP(MegaCore)Altera还提供一些比较复杂的、相对比较通
13、用的功能模块，比如PCI接口、DDR SDRAM控制器等，这些都是Altera 可以提供的IP库，也称之MegaCore。可分为4大类：数字信号处理类、通信类、接口和外设类、微处理器类。3）、Altera IP合作伙伴(AMPP)的IP核 Altera合作伙伴AMPP(Altera Megafunction Parters Program)也向Altera客户提供基于Altera器件优化的IP核。为方便使用这些功能模块，Quartus II软件提供了Mega Wizard 管理器。它可以帮助用户建立或修改包含自定义宏功能模块变量的设计文件，并可对这些IP模块进行实例化。,27,2023/2/1
14、4,Altera IP设计中的优势,与传统的ASIC器件或者用户自己设计模块相比，使用Altera的IP有以下优势：（1）、提高设计性能；（2）、降低产品开发成本；（3）、缩短设计周期；（4）、设计灵活性强、仿真方便。,28,2023/2/14,目前世界上有10多家生产可编程逻辑器件，最大三家：Altera、XinLinx和Latiice公司。,四、Altera公司的CPLD/FPGA,Altera公司的CPLD/FPGA,产品分为：（每个类别在不同时期都有其主流产品）1、CPLD;2、高密度的FPGA；3、低成本的FPGA,29,2023/2/14,1、Altera公司的CPLDMAX和MA
15、XII系列：MAX3000A、MAX7000S/A，MAXII等,MAX3000A，采用先进的0.30 m CMOS 处理，基于电可擦除可编程只读存储器（EEPROM）。MAX 3000A系列是一种即用性的器件，密度范围从32到512个宏单元。MAX 3000A器件支持在系统可编程能力（ISP），能够轻松地实现现场重配置。每个MAX 3000A 宏单元都可以独立地配置成顺序或组合逻辑操作。MAX 3000A CPLD常用于通信、计算机、消费电子、汽车、工业和许多其他终端系统中。依靠其低成本和灵活性的特点，降低了系统成本。,30,2023/2/14,CPLD的革命MAX II,MAX II器件基
16、于全新的CPLD体系结构。MAX II器件采用0.18m FLASH工艺，六层金属走线，其功率只有以往MAX器件的十分之一。与FPGA一样，MAX II器件最小逻辑单元也是LE，具有240至2210个LE，和多达272个I/O管脚新的MAXII CPLD体系结构的逻辑阵列块（LAB）和行列走线具有更高的裸片面积效率。具有和小容量FPGA相竞争的定价，以及作为单芯片即用型非易失器件的工程优势。,31,2023/2/14,2、Altera公司的FPGA,（1）、Stratix和StratixII系列：高容量、高性能FPGA（高端产品）(高密度FPGA),Stratix FPGA是Altera的第一
17、代Stratix系列器件。Stratix 器件采用1.5V 0.13um全铜SRAM工艺，容量为0,570至79,040个逻辑单元（LE），RAM多达7Mbit。Stratix 器件具有非常高的内核性能、存储能力、体系结构效率的优势。Stratix器件提供了专用功能用于时钟管理和数字信号处理（DSP）应用以及差分和单端 I/O 标准。Stratix器件系列是功能丰富的宽带系统方案，开创了可编程芯片系统（SOPC）方案的新纪元。,32,2023/2/14,Stratix II FPGA 是 Altera 第二代高端 FPGA 系列。在2004年推出的 90-nm Stratix II FPGA
18、中，密度最大器件的 DSP 模块数量增加到了 96 个，18 x 18 乘法器数量达到 384 个。Stratix II FPGA 中，Altera 引入了全新的逻辑单元体系结构自适应逻辑模块(ALM)，以及经过改进的片内 TriMatrix 存储器和数字信号处理(DSP)模块，进一步提高了性能。,Stratix II FPGA,33,2023/2/14,Stratix II关键特性包括：一种创新的逻辑结构丰富的特性包括高性能DSP模块和片内存储器高速I/O引脚和外部存储器接口设计安全特性保护您的知识产权(IP)HardCopy II 结构化ASIC的低成本高密度逻辑移植途径,34,2023/
19、2/14,Stratix II GX FPGA 进一步扩展了带有片内收发器的高端 FPGA 的功能。Altera的Stratix III 器件系列，是世界上结合了最佳性能、最大密度和最低功耗的65-nm器件。Altera最新的Stratix IV 40-nm FPGA 具有最高的密度、最佳的性能以及最低的功耗。,35,2023/2/14,（2）、Cyclone和Cyclone II系列：低端、低成本 的FPGA产品(低密度FPGA),Cyclone FPGA系列是为了满足您对低功耗、低成本设计的需求。Altera Cyclone系列FPGA从根本上针对低成本进行设计。这些低成本器件具有专业应用
20、特性，例如嵌入式存储器、外部存储器接口和时钟管理电路等。Cyclone FPGA综合考虑了逻辑、存储器、锁相环(PLL)和高级I/O接口，是价格敏感应用的最佳选择。,36,2023/2/14,Cyclone FPGA具有：新的可编程体系结构，实现低成本设计。嵌入式存储器资源支持多种存储器应用和数字信号处理(DSP)实现 支持串行总线和网络接口以及多种通信协议 处理功耗支持Nios II 系列嵌入式处理器 采用新的串行配置器件的低成本配置方案 Quartus II 软件OpenCore评估特性支持免费的IP功能评估 Quartus II 网络版软件的免费支持,37,2023/2/14,Cyclo
21、ne II是Altera公司Cyclone系列的第二代产品。该产品采用90nm工艺制造，成本比第一代Cyclone 器件低30%，逻辑容量大3倍多。Cyclone II系列器件和StratixII系列器件区别：是为满足不同的市场需求而开发的。StratixII FPGA系列的基本结构块是自适应逻辑模块，而Cyclone II FPGA采用由四输入查找表和寄存器组成的逻辑单元作为基本的构建模块。Cyclone II器件和StratixII器件有一些相似的地方，如：内核电压（1.2V）、工艺（90nm 低K 绝缘材料工艺技术）、存储块（4Kbit存储块）等。,38,2023/2/14,CPLD 的
22、编程方式：1、浮栅工艺编程：EPROM、EEPROM工艺，其基本结构是一个浮栅管，相当于一个电子开关。前者用紫外线擦除，后者用一定幅度的电脉冲擦除。(可反复)2、熔丝工艺编程：在需要编程的节点上设置熔丝开关。未编程时，节点熔丝保持连接；需要编程时，在节点烧断熔丝。（一次性）,五、Altera CPLD/FPGA的编程和配置,（一）、编程方式,39,2023/2/14,FPGA的编程方式：1、反熔丝工艺编程：主要通过击穿介质达到连通线路。未编程时，处于开路状态；编成时，在两端加电压，击穿反熔丝介质，形成通路，多路开关反熔丝结构。（一次性）2、SRAM方式编程：通过对芯片的SRAM加载不同的配置数
23、据，改变各逻辑块相互之间的连线关系，从而改变芯片逻辑功能，叫SRAM查找表结构。（可反复）,40,2023/2/14,定义：配置又称加载，是对FPGA进行编程的一个过程。每次上电后需要进行配置是FPGA基于SRAM工艺 的一个特点。,（二）、Altera FPGA的配置方式,Altera FPGA的配置方式有三种：,1、主动方式2、被动方式3、JTAG方式,41,2023/2/14,Altera FPGA的配置方式,由FPGA主动输出控制和同步信号（配置时钟）给Altera专用的串行配置芯片（如EPCS1），在配置芯片收到命令后，就把配置数据发给FPGA，完成配置过程。,1、主动方式,42,2
24、023/2/14,需要注意的是：Altera FPGA所支持的主动方式，只能与Altera 公司提供的主动串行配置芯片(EPCS系列)配合使用。因此Altera 将这种配置方式称为 主动串行AS(Active Serial)模式。,AS模式仅适用于StratixII系列和所有Cyclone系列,43,2023/2/14,Altera FPGA的配置方式,在被动方式下，由系统中的共他设备发起并控制配置过程。这些设备可以是Altera配置芯片(EPC系列)，或者是单板上的微处理器、CPLD等智能设备。FPGA完全处于被动的地位。FPGA接收配置时钟、配置命令给出的配置的状态信号及配置完成指示信号等
25、。,2、被动方式,44,2023/2/14,被动方式具体细分为：1、被动串行（PS）模式(Passtive Serial)所有的Altera FPGA都支持这种配置方式。FPGA与Altera 公司提供的串行配置芯片配合使用。2、快速被动并行（FPP）模式 只在Stratix系列和APEX II中支持。3、被动并行异步（PPA）模式 只在Stratix系列、APEX II/2K、ACEX1K、FLEX10K中支持4、被动并行同步（PPS）模式 只在老机器如APEX II/2K、ACEX 1K、FLEX 10K中支持5、被动串行异步（PSA）模式（只在FLEX 6000中支持）,45,2023/
26、2/14,3、JTAG配置方式 JTAG借口是一个业界的标准接口（IEEE 1149.1边界扫面测试的标准接口），主要用于芯片的测试功能。绝大多数的Altera FPGA都支持JTAG配置方式，而且JTAG配置方式比其他任何一种配置方式的优先级都高。,46,2023/2/14,在FPGA正常工作时，配置数据存储在SRAM单元中，这个SRAM单元也被称为配置存储器。由于SRAM是易失性存储器，因此FPGA在上电之后，外部电路需要将配置数据重新载入到片内的配置RAM中。在芯片配置完成之后，内部的寄存器以及I/O管脚必须进行初始化。等到初始化完成以后，芯片才会按照用户设计的功能常工作，即进入用户模式
27、。,（三）、Altera FPGA配置过程,一个器件完整的配置过程将经历：复位、配置 和 初始化 等3个过程。,47,2023/2/14,Altera FPGA配置周期的波形 从图中可以清楚地看到FPGA上电以后首先进入配置摸式(Configuration)，在最后一个配置数据载入到FPGA以后，进入初始化模式(Initialization)在初始化完成以后，随即进入用户模式(User-made)。在配置模式和初始化模式下，FPGA的用户I/0处于高阻态(或者内部弱上拉状态)，当进入用户模式下，用户I/0就将按服用户设定的功能工作。,48,2023/2/14,各管脚说明（AS为例）：nSTAT
28、US：配置状态CONF_DONE：配置完成输出端nCONFIG：配置控制输入端 上面三个通过上拉电阻接高电平（VCC）DATA0：配置到器件的数据输入端DCLK：时钟ASD0：AS控制信号,Cyclone系列FPGA,49,2023/2/14,各管脚说明（AS为例）：nCE：级联配置（放在第一级接 地，放在中间接前一级nCE0）nCE0：级联配置输出（在第一 级和最后一级悬空）,Altera Cyclone系列FPGA芯片介绍,MSEL0、MSEL1：模式选择引脚。,主动串行（AS）配置：MSEL0=0、MSEL1=0被动串行（PS）配置：MSEL0=1、MSEL1=0,Cyclone系列FP
29、GA,50,2023/2/14,Altera Cyclone系列 FPGA与其配置芯片EPCS1采用主动串行（AS）配置的电路如下：,有4个信号线：串行时钟输入(DCLK);AS控制信号输入（ASDI）；片选信号（nCS）串行数据输出（DATA）,1、主动串行（AS）配置方式,51,2023/2/14,主动串行（AS）配置过程的时序图,上电后，FPGA和配置器件进入上电复位状态，此时，FPGA的nCONFIG 和nSTATUS为低，指示其处于“忙”态，同时驱动CONF_DONE为低，表示未配置。当上电复位完成后，FPGA释放nSTATUS为高，进入配置模式。FPGA驱动nCS0为低，使能串行配
30、置器件。,52,2023/2/14,Altera Cyclone系列 FPGA 与其配置芯片EPCS1采用被动串行（PS）配置的电路如下：,被动串行（PS）配置,以下信号完成配置过程：配置时钟(DCLK);配置数据（DATA0）配置命令（nCONFIG）状态信号（nSTATUS）配置完成指示（CONF_DONF).,2、被动串行（PS）配置,nCS和OE是使能输出端,53,2023/2/14,被动串行（PS）配置时序图,上电后，首先将nCONFIG 拉低，同时驱动CONF_DONE为低，表示未配置。然后再拉高nCONFIG，此时nSTATUS也将变高，进入配置模式。当数据输入完成后，CONF_
31、DONE 被FPGA释放，被外拉电阻拉高，配置完成。,54,2023/2/14,多片级联配置方式,55,2023/2/14,3、JTAG配置,JTAG接口由 4个必需的信号TDI，TDO，TMS和TCK，以及1个可选的角号TRST构成：TDI用于测试数据的输入；TDO用于测试数据的输出；TMS是模式控制管脚，决定JTAG电路内部TAP状态机的跳转；TCK是测试时钟，其他信号线都必须与之同步；TRST是一个可选的信号，如果JTAG电路不用，可以将其连到GND。,用户可以使用Altera的下载电缆，也可以使用微处理器等智能设备从JTAG接口配置FPGA。,56,2023/2/14,ByteBlas
32、ter II下载电缆含有两个接口，一端25针并行口用于接PC机端打印口，另一端10针母头用于接FPGA/CPLD电路板。编译好的数据将从PC机端下载至FPGA/CPLD芯片中,支持JTAG/AS/PS三种下载模式。,ByteBlaster II下载电缆,57,2023/2/14,JTAG电缆配置方式,注：nCONFIG、MSEL3.0、DCLK信号是用在其他配置方式下的。不应悬空，在只用JTAG模式下nCONFIG应接VCC（拉高），MSEL3.0接地，接高或低的固定电平。,58,2023/2/14,六、Altera FPGA配置器件,Altera 的配置器件可分为以下3种：1、增强型配置器件
33、：EPC16，EPC8，EPC4；增强型配置器件可以支持大容量FPGA 的单片配置，它们可以由JTAG接口进行在系统编程(In Syslem Programming)，而且可以支持FPP快速配置方式。2、AS串行配置器件：EPCS64，EPCSI6，EPCS4 和EPCS1,59,2023/2/14,AS配置芯片是专门为Stratix II，Cyclone II和Cyclone 器件设计的单片、低成本的配置芯片，AS芯片可以由下载电缆或其他设备进行重复编程。3、普通配置器件：EPC2，EPC1和EPCI441 普通配置器件容量相对较小，其中只有EPC2可以重复编程。要支持大容量FPGA的配置，可以将多片级联起来。,60,2023/2/14,
