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1、集成电路原理与设计,集成电路制作工艺：寄生效应和SOI工艺,2,第二章 集成电路制作工艺,2.1.1 集成电路加工的基本操作2.1.2 MOS结构和分类2.2.1 N阱CMOS工艺2.2.2 深亚微米CMOS工艺2.3.1 CMOS IC中的寄生效应2.3.2 SOI工艺2.3.3 CMOS版图设计规则,3,体硅CMOS中的闩锁效应,4,闩锁效应:等效电路,Q1,Q2,Q3,Q4,Vout,Vout,Rw,Rs,5,防止闩锁效应的措施,减小阱区和衬底的寄生电阻 降低寄生双极晶体管的增益 使衬底加反向偏压 加保护环用外延衬底采用SOICMOS技术,6,抑制闩锁效应：,1、减小寄生电阻2、降低寄生
2、晶体管增益3、衬底加反向偏压,7,4、保护环,8,5、外延衬底,9,第二章 集成电路制作工艺,2.1.1 集成电路加工的基本操作2.1.2 MOS结构和分类2.2.1 N阱CMOS工艺2.2.2 深亚微米CMOS工艺2.3.1 CMOS IC中的寄生效应2.3.2 SOI工艺2.3.3 CMOS版图设计规则,10,2.3.2 SOI CMOS基本工艺,SOI结构SOI工艺SOI优点,11,SOI CMOS结构,1.体区和衬底隔离。体电位是浮空会引起浮体效应。需专门设计体区的引出端。2.衬底相对沟道区也相当于一个MOS结构，因此也把SOI MOSFET 的衬底又叫做背栅,是五端器件。,12,SO
3、I MOSFET的性能,厚膜器件tsi2xdm。背栅对MOSFET性能基本没有影响，和体硅MOS器件基本相同 薄膜器件 tsixdm。在栅电压的作用下可以使顶层硅膜全部耗尽 可以通过减薄硅膜抑制短沟道效应,13,形成SOI 硅片的基本工艺(1),注氧隔离技术（SIMOX）通过高能量、大剂量注氧在硅中形成埋氧化层.O+的剂量在1.81018cm-2左右；能量200kev 埋氧化层把原始硅片分成2部分，上面的薄层硅用来做器件，下面是硅衬底,14,形成SOI 硅片的基本工艺(2),键合减薄技术（BE）把2个生长了氧化层的硅片键合在一起，两个氧化层通过键合粘在一起成为埋氧化层 其中一个硅片腐蚀抛光减薄
4、成为做器件的薄硅膜，另一个硅片作为支撑的衬底,15,形成SOI 硅片的基本工艺(3),智能剥离技术（smart cut）解决了如何用键合技术形成薄膜SOI材料 可以形成高质量的薄硅膜SOI材料,16,17,基于台面隔离的SOI CMOS基本工艺流程,18,19,SOI CMOS的优越性,每个器件都被氧化层包围，完全与周围的器件隔离，从根本上消除了闩锁效应；减小了pn结电容和互连线寄生电容 不用做阱，简化工艺，减小面积极大减小了源、漏区pn结面积，从而减小了pn结泄漏电流 有利于抑制短沟效应；有很好的抗幅照性能；实现三维立体集成。,20,SOI技术实现三维立体集成,21,SOI CMOS反相器结
5、构,22,SOI 与体硅CMOS性能比较,23,第二章 集成电路制作工艺,2.1.1 集成电路加工的基本操作2.1.2 MOS结构和分类2.2.1 N阱CMOS工艺2.2.2 深亚微米CMOS工艺2.3.1 CMOS IC中的寄生效应2.3.2 SOI工艺2.3.3 CMOS版图设计规则,24,版图设计规则的两种形式,微米规则直接以微米为单位给出各种图形尺寸的要求 灵活性大，更能针对实际工艺水平；缺点是通用性差 规则以为单位给出各种图形尺寸的相对值是工艺中能实现的最小尺寸，一般是用套刻间距作为值，或者取栅长的一半为最大优点是通用性强，适合CMOS按比例缩小的发展规律,25,版图设计规则示意图,三种尺寸限制：1）各层图形的最小尺寸 2）同一层图形的最小间距 3）不同层图形的套刻间距,26,违背版图设计规则的结果,27,一个n阱CMOS工艺的设则,28,29,30,90nm CMOS技术主要版图设计规则,
