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1、CMOS版图,第一部分：了解版图版图的定义版图的意义版图的工具版图的设计流程,IC模拟版图设计,版图的定义：版图是在掩膜制造产品上实现 电路功能且满足电路功耗、性能等，从版图上减少工艺制造对电路的偏差，提高芯片的精准性。,第一部分：了解版图,电路图,版图,第一部分：了解版图,版图的意义：1）集成电路掩膜版图设计师实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。2）它需要设计者具有电路系统原理与工艺制造方面的基本知识，设计出一套符合设计规则的“正确”版图也许并不困难，但是设计出最大程度体现高性能、低功耗、低成本、能实际可
2、靠工作的芯片版图缺不是一朝一夕能学会的本事。,第一部分：了解版图,版图的工具：CadenceVirtuosoDraculaAssuraDivaMentorcalibreSpring soft laker,版图的设计流程,熟悉所需文件,对电路的了解,版图布局布线,第一部分：了解版图,DRC/LVS,GDSII to FAB,工艺厂商提供：.tf.display Design rule、DRC LVS 文件、PDK、ESD文件、金属阻值文件,器件尺寸设计：SPICE-SPICE:Simulation Program for ICs Emphasis 利用SPICE去确定器件尺寸。,基本IC单元版图
3、设计 CMOS layout,mathematical model,schematic,SPECS电路规范,SPICE,device size,大尺寸器件的设计,差分放大器,版图工程师不关心电路将做什么，关心的是按照电路设计师所提交的元件尺寸做这些元件。,要求：M1和M2尺寸相同，200微米宽，1微米长。M3是60微米宽。,版图工程师要做的是构造器件。1微米宽，200微米长的晶体管：查看一下版图设计规则中的有关极限尺寸的规范。,细长的晶体管存在问题按照电路理论，两个靠的非常近的平行极板构成电容器。因此，在每个CMOS晶体管的栅下有一个非常小的电容。在栅的两边注入N+杂志，栅的正下方是P-衬底，
4、在栅极与P-衬底之间存在一个电容。对细长的晶体管，不仅存在电容，细长的栅还会引入一个一定大小的电阻。,器件尺寸设计：大尺寸器件的设计-对于FET工作而言，有氧化层绝缘是好的，也是必需的，但它引入的电容却是不好的。-对于细长的晶体管，不仅存在电容，细长的栅还会引入电阻。“细长的晶体管存在问题。”-我们将理想化的晶体管连接在栅电阻的末端，栅电容则连接在栅极和衬底之间。,基本IC单元版图设计 CMOS layout,S,D,G,onoff,onoff,input signal of G,input signal of A,A,器件尺寸设计：大尺寸器件的设计-寄生栅电阻可减慢寄生电容的充放电速度,即存
5、在一个RC时间常数。-晶体管的长度，即沟道长度，决定了晶体管开关的速度，因此，栅的长度是不允许改变的，同时，也必须维持相同的有效栅宽。-由于栅长和有效栅宽是不能改变的，也即栅面积，栅寄生电容不能改变，所以只有改变寄生电阻来改变RC时间常数，寄生电阻的改变可以通过并联n个1/n宽的晶体管来使得寄生电阻减少为原来的(1/n)2。-版图要尽量使用源漏区共用技术.,基本IC单元版图设计 CMOS layout,减小寄生电阻的方法：分解,每个独立的晶体管的栅宽只有原先晶体管的四分之一，这意味着每个栅的寄生电阻也只是原先晶体管的四分之一。又因为四个栅并联，按照基本电阻方程，四个相等的电阻并联结果等于原先电
6、阻的的四分之一。这样的分裂产生的总效果是寄生电阻只有原先细长电阻的十六分之一。,源漏区共用,对每个独立的晶体管采用A,B,C表示源、漏、栅。需要将所有A点连接在一起，所有B点连接在一起，所有C点连接在一起构成一个完整的器件。,连接后：缺点：浪费了大量的空间。,好的连接办法：源和漏互换对第二个和第四个晶体管进行左右翻转，两个B点彼此相对，两个A点彼此相对。将相对的源漏区合并，这些合并的区域既可以是一个晶体管的源，同时也可以是另一个晶体管的漏。,练习题：,如果是被同一根线进行连接，则可以类似源漏共用那样进行共用，如果一个是A，另一个是B则不能。如下电路图，那些可以共用，试着画出版图。,答案只有一个
7、端点可以共用：V+共用前：共用后：,器件连接技术,将A、B端合并到一起后，下面的工作就是进行连线，将所有的A端、B端和多晶硅栅用金属条连接在一起。,多晶硅上开出许多接触孔,多晶硅能够作为引线使用多晶硅的电阻远大于金属，所以存在一些潜在的危险，如果用多晶硅连线较长，电阻特性就显现出来了。建议在非常短的距离时采用多晶硅连线对于原来的200 x1晶体管，图3-10和图3-20的版图在功能上是一致的，但后者的寄生参数更小，工作速度更快，芯片资源利用更有效。,紧凑型版图,经验法则：通过小的、易于理解的功能模块构造大的设计。设计目标是使版图紧凑，在设计器件时应尽可能利用矩形,棒状图(棍棒图),如何才能容易
8、的从电路图得到最有效的源漏共用版图呢？棒状图棒状图告诉器件的布局和连线关系，之后的工作是用实际的器件和连线替代棒状图。,以倒相器为例：在设计中，P型器件通常放在一个共用的N阱中，N型器件也被放置在一个共用的P阱中。,1.可以用一条水平的棒状图形来表示P型扩散区并使其位于 图的顶部，以另一条水平的棒状图形表示N型扩散区并使其位于图的底部。2.在棒状图中，多晶硅、扩散区以及连线都可以用一条简单的线来表示3.一条多晶硅与一个扩散区交叉的时候就表示一个晶体管。-通常棒状图中，将p型器件放置在顶部，n型器件放置在底部。以“x”表示器件接触点连接的位置。一两条平行的竖线表示扩散区断开点的位置。,实现源漏共
9、用设计：假设，我们的晶体管有两个端点A和V+，将它们在左边第一个栅的两边分别标注。,对其他的晶体管及他们的端点进行处理，看看能不能实现源漏共用。从棒状图中可以看出，设计不理想。为了构造晶体管的版图，不得不将扩散区拆成几段。,改进：设法减小版图的面积。利用源漏共用，除去一些断开点，试着连接V+端。将第二个晶体管左右翻转。能达到的最好的结果：,一旦完成了源漏共用，就有了初始的布局，就能够连接其他的端点。在数字电路中，一个P型晶体管与一个N型晶体管对应是非常好典型的形式，它们保持着成对的结构，并且，栅采用短的多晶连接。经验法则：P型、N型晶体管对的图形彼此靠近。,连接后的棍棒图最后的一对晶体管(连接
10、C点的)，将它们进行翻转可以去除一个线的交叉。,最终的棒状图由器件B构造的倒相器和由器件C构造的倒相器之间的连接，由于最后的那个器件翻转而变得简单。,-混合棒状图：是指采用扩散区的矩形代替棒图，它给以更多器件的感觉，更接近于真实版图。,阱连接和衬底连接,图中，有一个位于P型衬底上的N阱，这个N阱和P型衬底形成一个PN结(二极管)。如果N阱的电压下降，P衬底的电压上升，就有可能使二极管被正偏。必须确保二极管不正偏-设法使二极管总是反偏。最简单的方法是将N阱接最正的电源，P衬底接最负的电源。这种连接被称为阱连接和衬底连接。,基本IC单元版图设计 CMOS layout,N阱和衬底接触,将衬底接最低
11、的电位，通常是负电源；同时将P型器件的N型区域接最高电位，通常是正电源。,如同是一个pmos器件，在器件的两边各有一个阱连接区(阱接触区)，阱连接区是N阱内部的N+掺杂区，N+掺杂降低了接触电阻。设置的阱连接越好，发生PN二极管正偏的可能性越小。经验法则：尽可能多得设置阱连接区,经验法则：在N阱中只要有空间就放上阱连接区，同样的，在衬底上只要有空间就应该设计衬底连接区。,目的：为了阻止阱和衬底之间的寄生二极管出现正向导通的情况。,阱连接布局,在细长阱的情况下，阱连接可能只能位于细长阱的边界之处，如：,当进行设计规则检查时，可能会发现阱中心部位的晶体管离阱连接区太远了。如果出现这种情况，就必须分
12、割器件并且在中心处插入一个阱连接区。,注意：N阱掺杂是有电阻的，该电阻将产生压降并有可能导致PN二极管导通,可供选择的其它方法：,经验法则：在做任何布线之前先设置阱连接和衬底连接。甚至可以在开始布线之前运行设计规则检查以确保阱连接和衬底连接都是正确的，布线应该是最后做的事情。,天线效应：-cmos晶体管的栅非常脆弱并容易损坏。-天线效应，是指多晶硅在采用反应离子刻蚀RIE的过程中，由于RIE反应室多达2000多伏的高压而在多晶硅栅上积累电荷，如果多晶硅栅面积较大，电荷积累较多，则产生相应的电压，而使栅氧化层被损坏并导致晶体管失效。,基本IC单元版图设计 CMOS layout,天线效应：-可以
13、将栅条分成一些较小的块，减少每个小块上产生的电压，而不至于损坏器件。因此，相比于用多晶硅连接所有的栅，采用金属将分开的栅连接起来将是更安全，更有效可靠的方法。,基本IC单元版图设计 CMOS layout,天线效应：-另一个工艺问题是，采用RIE刻蚀的第一层金属，也会产生电压，而传到与之连接的晶体管栅上，产生天线效应一样的效果。可在衬底上制作一个小二极管并与晶体管栅金属相连，而限制所产生的电压幅度。称为“栅钳位二极管”或者“NAC（Net Area Check）二极管”。,基本IC单元版图设计 CMOS layout,天线效应：-并不是所有的栅都需要NAC二极管保护，如果一个栅用金属连接到另一
14、个器件的源漏区，则那个器件源漏对衬底的二极管起到钳位作用。,基本IC单元版图设计 CMOS layout,工作原理：-cmos晶体管中的固有栅电容降低了器件的工作速度，然而，在bipolar中，开关区域可以做得很小，从而降低电容。-bipolar用小尺寸解决了电容问题，具有更小的RC时间常数，因此，它们比CMOS晶体管的工作速度快很多。-双极：晶体管工作时，同时利用电子和空穴两种载流子，好像存在两个电极，一个吸引电子，一个吸引空穴。CMOS器件仅仅利用一种载流子工作，所以被称为单极型器件。,基本IC单元版图设计 bipolar,多晶硅引线,多晶硅可用来进行布线；多晶硅连接栅是一种可靠的选择，但
15、必须注意服从天线效应规则。大部分时间栅仅仅是保持电压，只在对寄生栅电容充放电时栅才会汲取电流。多晶硅连线也有电阻。如果采用长的多晶硅连接各个栅，就会形成相应的电阻，这样栅的RC时间常数会更大，电路的运行速度将达不到要求。,可以用多晶硅去连接漏源的金属引线吗？有时，电路是比较复杂以至于不能单独用金属进行布线，这时，可采用多晶硅作为地道以使信号线结构紧凑。如果采用多晶硅连线，要求多晶硅尽可能短，这样额外的电阻不会对电路产生影响。,经验法则：如果需要分配电压是(如开关某些器件)，可以利用多晶硅，如果需要分配电流，则采用金属。可采用多晶硅作为内连线，但通常仅限于连接栅，因为栅上电流小。,图形关系,总结
16、,在本章学到以下内容：1.模型、计算机模拟的原理图与参数规范；2.确定器件尺寸；3.通过分裂器件减小寄生电阻；4.更好的适用的技术；5.作为设计工具的棒状图；6.借助钳位与连接释放电压；7.避免固有的衬底二极管正偏；8.原理图、棒状图和器件之间的关系；9.源漏共用；,练习题,1.宽度规则(Width rule):由工艺（光刻）极限尺寸确定,二、IC设计规则(Design Rule),2.间距规则(space rule)：避免短路,3.交叠规则（overlap rule）：防止实际工艺偏差造成的开路或短路,N阱：制作PMOS管的Nwell尺寸,NW.2,NW.4,NW.5,NW.6,NW.3,N
17、well NCOMP,Legend,二、IC设计规则 Cont.(以0.35umN阱CMOS工艺为例),PCOMP,NCOMP/PCOMP：有源区,Contact,Poly 2,PCOMP,NCOMP,多晶硅：,接触孔：,金属条,说明：实际版图中，顶层金属会有不同，间距和条宽都会增加。,过孔：,键合点（PAD）,说明：实际版图中的pad都是有保护电路的，且厂商会提供经过若干次实验的电路。,三个关键问题,给出一个电路图要如何着手画版图？,每一个好的版图设计师都从这里开始问题1：这个电路是做什么用的？问题2：它需要多大的电流？问题2a：大电流路径和小电流路径都在那里？问题3：有哪些匹配要求？,问题
18、1：这电路是做什么用的？答案：这是一个放大器。了解电路的功能对版图设计至关重要，你将根据这些信息做出决定。电路功能将决定你将如何处理这样的一些问题：绝缘，匹配，布局，均衡，覆盖，保护方法，I/O导线的位置吗，器件分割，平面布置等。,问题2：它需要多大的电流？电路设计者说：需要200微安的电流。接下来要做的是计算电流密度在典型的CMOS工艺中，导线承受电流的能力为0.5毫安/微米。一条导线能承受的电流(I)等于金属线的宽度乘以电流常数。,接下来一步：计算电流密度 工艺手册中有导线可以承受的电流常数(Ih)，是每微米0.5毫安。查找工艺规则，最小线宽是0.5um，因此最小线宽已经满足了设计要求。,
19、大电流路径和小电流路径 如果设计中流过电路的是5mA的电流，则需要10um宽的导线，但并不是每个地方都要用10um的导线，跟电路设计工程师沟通，看电流从哪里流过。电路中可能有多条路径，每一条都有自己的电流要求。有些路径可能只需要1毫安，有些需要10毫安，这些大电流和小电流路径要注意了，找出它们在什么地方，了解它们的重要程度。,器件方向 图中是一个四指FET，假如最下面的晶体管M1要驱动5毫安的电流。因此需要一条10微米的导线。,连接方案方案一：直接连接，使左面的新号线宽10微米。所有电流都从左边流入。,电流都从左面流入，要经过一个很拥挤的小瓶颈区向上到达器件的顶部，因此这个角落会有很多很细的金属线。方案二：把10微米的导线放到顶上去,思考一下：,1.为什么让信号从上面流入有好处？2.对电流的了解如何影响器件的朝向？答案：1.让信号从晶体管的左面流入会使电子在拥挤的转角处争抢位置，从顶部进入，电子可以分散开，可以流入三个路径中的任何一个。这样可以有效的降低电阻。2.如果导线来自左面。而我们又知道电流的情况后，可以将器件逆时针旋转90度，而不必向上走线到器件的顶部。,进一步改进：用多条供电线，把电流分配到四个器件中去，这样内部总线的宽度可以是2.55微米。,问题3：有那些匹配要求？,例如：要M3和M2很好的匹配 详细的匹配技术在以后的章节中讲,做版图要关心的问题,
