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1、目 录1.引言12.系统设计总述22.1系统设计要求22.2系统设计原理22.3系统结构33.单元模块设计63.1音符数据地址发生器模块CNT138T63.2分频预置查表电路模块F_CODE83.3数控分频器模块SPKER103.4音符数据模块ROM MUSIC124结语14基于Quartus II的乐曲演奏电路设计学生姓名：李秉臻 指导老师：窦海鹏内容提要:随着电子设计自动化和可编程逻辑器件的出现和飞速发展，在设计周期得到大大缩减的同时系统成本也有了大幅度降低，显然标准逻辑器件的组装已远不能满足这方面的要求。而Verilog HDL能提供高阶电路描述语言的方式，让复杂的的电路可以通过Veri
2、log HDL编辑器的电路合成方式，轻松而且快速的达到设计的规格。本次设计在EDA开发平台Quartus II8.0上利用Verilog HDL语言设计数控分频器电路，利用数控分频的原理设计音乐硬件演奏电路，并定制ROM存储音乐数据，以梁祝乐曲为例，将音乐数据存储到开发板ROM中，就达到了以纯硬件的手段来实现乐曲的演奏效果。关键词:EDA 硬件乐曲演奏 DHL语言 Quartus II8.01.引言EDA是Electronic Design Automation(电子设计自动化)的缩写。EDA技术1就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL(Hardware
3、Description Language)为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化和仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现既定的电子电路设计功能。EDA技术伴随着计算机、集成电路和电子系统设计的发展，经历了计算机辅助设计(Computer Assist Design，CAD)、计算机辅助工程设计(Computer Assist Engineering Design，CAED)和电子设计自动化(Electronic Design Automation，EDA)三个发展阶段。未来的EDA技术将向广度和深度两个方向发展，
4、EDA将会超越电子设计的范畴进入其他领域，随着基于EDA的SOC(单片系统)设计技术的发展，软硬核功能库的建立，以及基于HDL所谓自顶向下设计理念的确立，未来的电子系统的设计与规划将不再是电子工程师们的专利。有专家认为，21世纪将是EDA技术快速发展的时期，并且EDA技术将是对21世纪产生重大影响的十大技术之一2。乐曲演奏广泛用于自动答录装置、手机铃声、集团电话及智能仪器仪表设备。实现方法有许多种，在众多的实现方法中，以纯硬件完成乐曲演奏，随着FPGA集成度的提高，价格下降，EDA设计工具更新换代，功能日益普及与流行，使这种方案的应用越来越多。PFGA预装了很多已构造好的参数化库单元LPM器件
5、，通过引入支持LPM的EDA软件工具，设计者可以设计出结构独立而且硅片的使用效率非常高的产品3。本文按照EDA开发流程，采用Verilog HDL硬件描述语言开发，将乐曲硬件演奏电路设计进行模块化分解，层次化设计，分成几个单独的结构体，每个结构体实现部分功能，最后，经顶层文件将各单独结构体进行综合，实现乐曲硬件演奏。2.系统设计总述2.1系统设计要求与利用微处理器（CPU或MCU）来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂一些，如果不借助功能强大的EDA工具和硬件描述语言，仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以有效实现。所以本实验设计项目的目标是软件上实现硬件乐曲演奏
6、电路系统仿真与调试；硬件上实现乐曲的发声播放与乐曲简谱显示功能，即当演奏电路播放乐曲时，能够将当前播放的音符通过一列发光二极管以二进制的形式予以显示乐曲高音显示功能。如果电路正在播放高音音符，那么将有一个发光二极管点亮来显示。主要工作：根据硬件演奏电路的功能进行全局分析，采用自上至下的设计方法，从系统总体要求出发，逐步将设计内容细化，最后完成系统结构的整体设计。实现功能乐曲播放，需要完成以下设计：(1)预置乐曲，本文选取了梁祝的一段作预置，作预置时，需要将乐曲音符转换成相应的代码，通过计算逐一将音符转换成代码，通过EDA开发平台Quartus II8.0进行乐曲定制。(2)为了提供乐曲发音所需
7、要的发音频率，编写数控分频器程序，对单一输入高频，进行预置数分频，生成每个音符发音的相应频率。(3)为了给分频提供预置数，需要计算分频预置数。(4)对每部分结构单元逐一进行编译，生成相应的元器件符号，并对独立结构单元功能进行仿真。(5)连接独立结构模块，形成完整的乐曲演奏电路。(6) 应将其输入信号锁定在芯片确定的引脚上，编译后下载，对此电路进行硬件测试。2.2系统设计原理硬件电路发生器原理，声音的频谱范围约在几十到几千赫兹，若能利用程序来控制FPGA芯片某个引脚输出一定频率的矩形波，接上扬声器就能发出相应频率的声音。乐曲中的每一音符对应着一个确定的频率，要想FPGA发出不同音符的音调，实际上
8、只要控制它输出相应音符的频率即可。乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在扬声器上连续地发出各个音符的音调4。而要准确地演奏出一首乐曲，仅仅让扬声器能够发生是不够的，还必须准确地控制乐曲的节奏，即乐曲中每个音符的发生频率及其持续时间是乐曲能够连续演奏的两个关键因素。2.2.1音符的频率音符的频率可以由数控分频器SPKER获得，工作时由其CLK端输入一较高频率（1MHZ）的时钟，通过SPKER分频后，经由D触发器构成的分频电路由SPK_KX口输出。由于直接从数控分频器中出来的输出信号是脉冲极窄的信号，为了有利于驱动扬声器，需另加一个D触发器分频以均衡其
9、占空比，但这时的频率是原来的1/2。SPKER对CLK输入信号的分频比由输入的11位预置数TN10.0与输出频率就有了对应关系，而输出的频率又与音符的发声存在对应关系。图10即为数控分频器SPKER。其简谱中音符和频率的关系如表1所示：表1 简谱中音符与频率的关系2.2.2音符的持续时间音符的持续时间需根据乐曲的速度及每个音符的节拍数来确定。本设计中的梁祝乐曲，最小的节拍为1/4拍，若将1拍的时间定为1秒，则只需要提供一个4Hz的时钟频率即可产生1/4拍的时长（0.25秒），对于其它占用时间较长的节拍（必为1/4拍的整数倍）则只需要将该音符连续输出相应的次数即可。计数时钟信号作为输出音符快慢的
10、控制信号，时钟快时输出节拍速度就快，演奏的速度也就快，时钟慢时输出节拍的速度就慢，演奏的速度自然降低。2.2.3乐曲产生原理框图根据2.2.1与2.2.2的分析，我们可以通过图1来获得每个音符的发音频率值与持续的时间这两个要素所对应的数值，以及通过纯硬件的手段来利用这些数值实现乐曲所希望的演奏效果。分频预置查表电路音符数据ROM地址发生器数码管数控分频器扬声器1MHZ4HZ图1 乐曲产生原理图2.3系统结构完整的EDA设计流程是自上而下的具体实施途径。所以先由EDA工具软件本身组成结构，本实验运用的是Quartus II8.02.3.1软件整体结构乐曲演奏电路顶层设计如图2所示。系统主要由四个
11、功能模块组成CNT138T,F_CODE,SPKER和其它模块。第一部分CNT138T，作为音符ROM的地址发生器，实现按节拍读乐谱的功能。第二部分F_CODE为分频预置查表电路，为SPKER提供分频预置数，实现乐曲译码输出。第三部分SPKER数控分频器，产生发音频率，实现乐曲播放。第四部分MUSIC音符数据模块ROM，写入梁祝乐曲的音符数据，共同实现简易电子琴功能。该系统有一个输入时钟信号CLK20MHZ，三个输出，分别为乐曲声音输出端口、简谱码显示端口和高8度指示端口。 图2 乐曲演奏顶层文件2.3.2硬件结构在数字化道路上，我国电子设计技术的发展经历了并将继续经历很多重大的变革与飞跃。从
12、应用SSI通用数字电路芯片构成电路系统，到广泛应用MCU（微控制器或单片机），在电子系统设计上发生了一个具有里程碑意义的飞跃，这一飞跃不但克服了纯SSI数字电路系统许多不可逾越的困难，同时也为电子设计技术的应用开拓了更广阔的前景，使得电子系统的智能化水平在广度和深度上产生了质的飞跃。MCU的广泛应用并没有抛弃SSI的应用，而是为它们在电子系统中找到了更合理的地位。随着社会经济发展的延伸，电子设计技术的应用为我们提出了许多全新的课题和更高的要求，因此也拓宽了更大的应用空间。不言而喻，我国的电子设计技术发展到今天，又将面临一次更大意义上的突破。从某种意义上来说，这种突破的实现是历史抉择性的，而非技
13、术性的。即CPLD/FPGA在EDA中的广泛应用。可编程逻辑器件(简称PLD)是一种由用户编程以实现某种逻辑功能的新型逻辑器件。FPGA和CPLD分别是现场可编程门阵列和复杂可编程逻辑器件的简称，现在，FPGA和CPLD器件的应用已十分广泛，它们将随着EDA技术的发展而成为电子设计领域的重要角色5。从本质上说，新的电子系统运转的物理机制又将回到原来的纯数字电路结构上，但却是一次更高层次的循环。它在更高层次上容纳了过去数字技术的优秀部分，对MCU系统将是一种扬弃，但在电子技术的设计操作和系统构成的整体上却发生了质的飞跃。如果说MCU在逻辑的实现上是无限的话，那么CPLD/FPGA不但包括了MCU
14、这一特点，而且还可触及硅片电路线度的物理极限，并兼有串并行方式、高速、高可靠性以及宽口径实用性等诸多方面的特定。不但如此，随着EDA技术的发展和CPLD/FPGA在深亚微米级领域的进军，它们与MCU、MPU、DSP、A/D、RAM和ROM等独立器件间的物理与功能界限将日益模糊。特别是软/硬IP芯核产业的迅猛发展，嵌入式通用与标准FPGA器件呼之欲出，片上系统(SOC)已近在咫尺。CPLD/FPGA其不可替代的地位及其伴随而来的极具知识经济特征的IP核产业的崛起越来越受到业内人士的密切关注。国际上生产FPGA/CPLD的主流公司，并且在国内占有市场份额较大的主要是Xilinx，Altera，La
15、ttice三家公司。 Xilinx公司的FPGA器件有XC2000，XC3000，XC4000，XC4000E，XC4000XLA，XC5200系列等，可用门数为120018 000；Altera公司的CPLD器件有FLEX6000，FLEX8000，FLEX10K，FLEX10KE系列等，提供门数为500025 000；Lattice公司的ISP-PLD器件有ispLSI1000，ispLSI2000，ispLSI3000，ispLSI6000系列等，集成度可多达25 000个PLD等效门。本实验所用的是Altera公司的cyclone iii。FPGA 在结构上主要分为三个部分，即可编程逻
16、辑单元，可编程输入/输出单元和可编程连线三个部分。CPLD在结构上主要包括三个部分，即可编程逻辑宏单元，可编程输入/输出单元和可编程内部连线。高集成度、高速度和高可靠性是FPGA/CPLD最明显的特点，其时钟延时可小至ns级，结合其并行工作方式，在超高速应用领域和实时测控方面有着非常广阔的应用前景。在高可靠应用领域，如果设计得当，将不会存在类似于MCU的复位不可靠和PC可能跑飞等问题6。FPGA/CPLD的高可靠性还表现在几乎可将整个系统下载于同一芯片中，实现所谓片上系统，从而大大缩小了体积，易于管理和屏蔽。由于FPGA/CPLD的集成规模非常大，可利用先进的EDA工具进行电子系统设计和产品开
17、发。由于开发工具的通用性、设计语言的标准化以及设计过程几乎与所用器件的硬件结构没有关系，因而设计开发成功的各类逻辑功能块软件有很好的兼容性和可移植性。 它几乎可用于任何型号和规模的FPGA/CPLD中，从而使得产品设计效率大幅度提高。可以在很短时间内完成十分复杂的系统设计，这正是产品快速进入市场最宝贵的特征。美国IT公司认为，一个ASIC 80%的功能可用于IP核等现成逻辑合成。而未来大系统的FPGA/CPLD设计仅仅是各类再应用逻辑与IP核(Core)的拼装，其设计周期将更短。与ASIC设计相比，FPGA/CPLD显著的优势是开发周期短、投资风险小、产品上市速度快、市场适应能力强和硬件升级回
18、旋余地大，而且当产品定型和产量扩大后，可将在生产中达到充分检验的VHDL设计迅速实现ASIC投产。对于普通规模，且产量不是很大的产品项目，通常使用CPLD比较好。对于大规模的逻辑设计ASIC设计，或单片系统设计，则多采用FPGA。另外，FPGA掉电后将丢失原有的逻辑信息，所以在实用中需要为FPGA芯片配置一个专用ROM。我们深刻体会到，CPLD/FPGA的学习与应用已不仅仅是一种单纯的基于某种特定器件的应用开发过程，而是一种极富挑战性和创造性的开拓性活动。它打破了软硬件之间最后的屏障，使软硬件工程师们有了真正的共同语言，它使目前一切仍处于计算机辅助性设计和规划的纯软件活动变成了实实在在的设计和
19、实体7。图3即为本论文所用的FPGA电路开发板。 图3 FPGA开发板3.单元模块设计3.1音符数据地址发生器模块CNT138T模块CNT138T是一个8位二进制计数器，内部设置计数最大值为139，作为音符数据ROM的地址发生器。这个计数器的计数频率即为4HZ，即每一计数值的停留时间为0.25秒，恰为当全音符设为1秒时，四四拍的4分音符持续时间。例如，梁祝乐曲第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒时间；相应的，所对应的“3”音符分频预置数值为11H40C，在SPKER的输入端停留了1秒。随着计数器CNT138T按4HZ的时钟速率进行加法计数（即随地址值递增），模块MUSIC
20、中的音符数据将从ROM中通过q3.0端口输向F_CODE模块，梁祝乐曲就开始连续自然地演奏起来了。CNT138T的节拍是139，正好等于ROM中的简谱码数，所以可以确保循环演奏。3.1.1音符数据地址发生器模块程序module CNT138T (CLK,CNT8);input CLK; output7:0 CNT8; reg7:0CNT; wire LD;always (posedge CLK or posedge LD ) begin if (LD) CNT = 8b00000000 ; else CNT=CNT+1;endassign CNT8=CNT; assign LD=(CNT=13
21、8) ;endmodule3.1.2音符数据地址发生器电路模块音符数据地址发生器模块即为运用Verilog HDL语言，将以行为和功能层次表达的电子系统转换为低层次的、便于具体实现的模块而组合装配的电子器件。图4 音符数据地址发生器电路模块3.1.3音符数据地址发生器电路模块RTL电路图RTL（Register Transport Level）电路图即为从算法表述转换到寄存器传输级表述，即从行为域到结构域的综合。 图5音符数据地址发生器电路模块RTL电路图3.1.4音符数据地址发生器电路模块的仿真图 图6 音符数据地址发生器电路模块的仿真图由波形可看出，CLK为输入时钟信号，八位输出二进制信号
22、在每个时钟上升沿加一。地址发生器模块设置了一个8位二进制计数，作为音符数据ROM的地址发生器。每来一个时钟脉冲信号(CLK)，8位二进制计数器就计数一次，ROM文件中的地址也就随着递增，音符数据ROM中的音符也就一个接一个连续的取出来了。经分析，该模块功能完全正确。3.2分频预置查表电路模块F_CODE模块F_CODE乐曲简谱码对应的分频预置数查表电路的功能首先是为模块SPKER（11位数控分频器）提供所发音符的分频预置数，而此数在SPKER输入口停留的时间即为此音符的节拍长度。F_CODE中设置了梁祝乐曲全部音符所对应的分频预置数，共14个，每一个音符的停留时间则由音乐节拍和音调发生查表模块
23、MUSIC中简谱码和工作时钟inclock的频率决定,在此为4HZ。3.2.1分频预置查表电路模块程序module F_CODE (INX, CODE, H, TO); input 3:0 INX; output 3:0 CODE; output H; output 10:0 TO; reg10:0 TO; reg3:0 CODE; reg H; always (INX) begin case (INX) 0 : begin TO = 11H7FF; CODE=0; H=0; end 1 : begin TO = 11H305; CODE=1; H=0; end 2 : begin TO =
24、11H390; CODE=2; H=0; end 3 : begin TO = 11H40C; CODE=3; H=0; end 4 : begin TO = 11H45C; CODE=4; H=0; end 5 : begin TO = 11H4AD; CODE=5; H=0; end 6 : begin TO = 11H50A; CODE=6; H=0; end 7 : begin TO = 11H55C; CODE=7; H=0; end 8 : begin TO = 11H582; CODE=1; H=1; end 9 : begin TO = 11H5C8; CODE=2; H=1;
25、 end 10 : begin TO = 11H606; CODE=3; H=1; end 11 : begin TO = 11H640; CODE=4; H=1; end 12 : begin TO = 11H656; CODE=5; H=1; end 13 : begin TO = 11H684; CODE=6; H=1; end 14 : begin TO = 11H69A; CODE=7; H=1; end 15 : begin TO = 11H6C0; CODE=1; H=1; end default : begin TO =11H6C0; CODE=1; H=1; endendca
26、se end endmodule3.2.2分频预置查表电路模块分频预置查表电路模块即为运用Verilog HDL语言，将以行为和功能层次表达的电子系统转换为低层次的、便于具体实现的模块而组合装配的电子器件。 图7 分频预置查表电路模块3.2.3分频预置查表电路模块RTL电路图RTL（Register Transport Level）电路图即为从算法表述转换到寄存器传输级表述，即从行为域到结构域的综合。图8 分频预置查表电路模块RTL电路图3.2.4分频预置查表电路模块的仿真图 图9 分频预置查表电路模块的仿真图由波形可看出，当输入信号index为00110时，code显示6（即 中音6），预置
27、初值为101010111000，查询上文所列的表，可发现功能完全正确。3.3数控分频器模块SPKER音符的频率可以由数控分频器SPKER获得，工作时由其CLK端输入一较高频率（1MHZ）的时钟，通过SPKER分频后，经由D触发器构成的分频电路由SPK_KX口输出。由于直接从数控分频器中出来的输出信号是脉冲极窄的信号，为了有利于驱动扬声器，需另加一个D触发器分频以均衡其占空比，但这时的频率是原来的1/2。SPKER对CLK输入信号的分频比由输入的11位预置数TN10.0与输出频率就有了对应关系，而输出的频率又与音符的发声存在对应关系8。例如，在F_CODE模块中取TN10.0=11H40C,则将
28、由SPK_KX发出音符为“3”音的信号频率。3.3.1数控分频器模块程序module SPKER (CLK, TN, SPKS); input CLK; input10:0 TN; output SPKS; reg SPKS; reg10:0 CNT11; always (posedge CLK) begin : CNT11B_LOAD if (CNT11=11h7FF) begin CNT11=TN; SPKS=1b1; end else begin CNT11=CNT11+1; SPKS=1b0 ; end end endmodule3.3.2数控分频器电路模块数控分频器电路模块即为运用V
29、erilog HDL语言，将以行为和功能层次表达的电子系统转换为低层次的、便于具体实现的模块而组合装配的电子器件。 图10 数控分频器电路模块3.3.3数控分频器电路模块RTL电路图RTL（Register Transport Level）电路图即为从算法表述转换到寄存器传输级表述，即从行为域到结构域的综合。 图11 数控分频器电路模块RTL电路图3.3.4数控分频器模块的仿真图 图12 数控分频器模块的仿真图此波形仿真分析比较复杂，如果由于输入信号为12MHz，其中的分频系数比较大，如果直接用该模块程序进行仿真可能导致仿真时间过长而失败，因此更改程序，减小其分频系数，同样能说明问题，在此，我
30、将12位的预置初值改为3位，得到如上的仿真波形图，可发现在TN给出不同的预置初值时的分频效果，仔细细数一下，发现数控分频功能完全正确。3.4音符数据模块ROM MUSIC模块MUSIC是一个LPM_ROM，其输入频率来自锁相环9PLL20的2kHZ输出频率，而模块F_CODE的14个值得输出由对应于MUSIC模块输出的q3.0及4位输入值INX3.0确定，而INX3.0最多有16种可选值；输向模块F_CODE中INX3.0的值在SPKER中对应的输出频率值与持续的时间由模块MUSIC决定。3.4.1乐曲演奏音符数据文件由于梁祝乐曲演奏数据实际深度是139，故本文截图截到了152。将音符数据文件
31、命名为MIF.mif。 图13 乐曲演奏音符数据文件3.4.2定制音符数据的ROM文件由于Quartus II软件中有常见的LPM_ROM电路模块10，所以我们只需对其模块进行设置和调用即可。图14即为用Quartus II8.0软件对ROM调用与设置过程中的一个截图。 图14 定制音符数据的ROM文件4结语通过这次毕业设计，进一步加深了对EDA的了解。对Verilog HDL语言的掌握不熟练使得编写顶层文件的程序、子模块编写调试都时遇到了不少问题，子模块编写调试各元件之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了Quartus II软件提示的错误，排除困难后，程序编译通过
32、后，在波形仿真时，也遇到了一点困难，想要的结果不能在波形上得到正确的显示。接着，在不断地与老师同学的探讨，不断地查询资料后，终于能调试之后观察到完整准确的仿真结果。只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从实践中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固，需要不断地努力学习。由于自身水平有限，本设计在功能上也只是完成了一些基本功能，对于电路的可靠性，稳定性等参数还未做过详细的测试。在音调和音长的故障分析方面还未做周全的
33、考虑。参考文献1 陈海晏.EDA技术与应用M.北京:机械工业出版社,2012:39.2 饶敏,邱德慧,符宇同.EDA设计乐曲硬件演奏电路J.微计算机信息,2007,23(32)3 包明.EDA技术与可编程器件的应用M.北京:北京航空航天出版社,2007:55. 4 崔国玮,李文涛.基于EDA技术的数电课程设计新模式的探索与实践J.实验技术与管理,2008,25(1)5 樊辉娜.基于EDA技术数字电路综合教学实验仪的设计与制作D.2009.6 王彩凤,胡波,李卫兵,杜玉杰等.实验科学与技术J.2011,1.7 尹淑娟.基于FPGA的乐曲硬件演奏电路的设计J.阴山学刊（自然科学版）,2011,1.
34、8 席春梅.新型键盘电子乐器的研究与设计实现D.青海:青海师范大学,20109 曾庆贵,锁相环集成电路原理与应用M.上海:上海科学科技出版社,2012:15610潘松,黄继业,陈龙.EDA技术与Verilog HDLM北京:清华大学出版社,2010:271 Design Of Music Concert Circuit Based On Quartus IIAbstract: With the development of electronic design automation and programmable logic devices and rapid development, the
35、 design cycle greatly reduced at the same time, system cost is greatly reduced, obviously the assembly of standard logic devices has been far can not meet the requirements. Verilog HDL can provide high order circuit description language, make the complex circuit can be through the circuit synthesis
36、Verilog HDL editor, reach the design specification easily and quickly.This design uses Verilog HDL language to design digital frequency divider circuit in EDA Quartus II8.0, using the principle of NC divider design music playing circuit ,and customize the ROM stored music data, in order to Butterfly Lovers music as an example, the music data to the development board ROM, reached hardware means to achieve the performance effect.Key words：EDA, Hardware music, HDL language, Quartus II8.0
