《基于pspice的十六位二进制同步计数器.doc》由会员分享，可在线阅读，更多相关《基于pspice的十六位二进制同步计数器.doc（20页珍藏版）》请在三一办公上搜索。
1、EDA课程考试报告题 目：同步十六位二进制计数器 专 业：电子信息科学与技术 班 级： 11 电科 （专升本） 姓 名: 陈泓宇 学 号：11P110657000041 时 间：2012-6-8 一 总体设计思路：此次设计首先是考虑到了利用JK触发器的分频特性来对脉冲计数。起初是由三位二进制加法器的原理联想到扩展到更多的位数。首先在我们谈到的很多计数器当中，如单片机的时钟脉冲等等，都会用到十六位以及三十二位。所以考虑到仿真实验十六位的计数电路。该电路首先是在同步二进制的计数原理上加以门电路来实现74LS161的芯片对四位二进制的计数功能，然后利用74LS161芯片级联来实现十六位二进制的计数功
2、能。二 系统总的框图结构：1. 首先是同步三位加法计数器的原理框图： 2利用同步计数器的原理，加以门电路来合成74LS161芯片：3.74LS161级联图： 三 各模块的结构及功能分析：1. 同步三位二进制加法计数器计数器： 同步三位二进制的真值表：脉冲个数Q2n:初态Q1nQ0nQ2n+1：次态Q1n+1Q0n+1 1000001 2001010 3010011 4011100 5100101 6101110 7110111 8111000 由于JK触发器都有不定状态的影响，所以这当中均使用的是带有预置使能端的JK触发器。这个预置断同时也是清零端，使各触发器的初态为均为0.分析：1）.由结构
3、图可知：Q2n=Q1n+1.Q0n+1 .为逻辑与2）.由三个JK触发器的输出端时序波形来作为脉冲的计数显示端口，达到计数的功能。3）.仿真的时序波形图：该处的参数设置是：仿真时间0-1us。由时序波形图：Q2Q1Q0对应cp脉冲的个数的二进制，所以用JK触发器的输出端来表示计数的个数的二进制。 该仿真的输出文本文件output profile 如下： * Creating circuit file sanweierjinzhijishu-SCHEMATIC1-CHY.sim.cir * WARNING: THIS AUTOMATICALLY GENERATED FILE MAY BE OVE
4、RWRITTEN BY SUBSEQUENT SIMULATIONS*Libraries: * Local Libraries :* From PSPICE NETLIST section of d:Program FilesOrcadPSpicePSpice.ini file:.lib nom.lib *Analysis directives: .TRAN 0 1us 0 .PROBE V(*) I(*) W(*) D(*) NOISE(*) .INC .sanweierjinzhijishu-SCHEMATIC * INCLUDING sanweierjinzhijishu-SCHEMAT
5、IC * source SANWEIERJINZHIJISHUX_U1 $D_HI CLK $D_HI CLEAR Q0 M_UN0001 $G_DPWR $G_DGND JKFFRX_U2 Q0 CLK Q0 CLEAR Q1 M_UN0002 $G_DPWR $G_DGND JKFFRX_U3 N00838 CLK N00838 CLEAR Q2 M_UN0003 $G_DPWR $G_DGND JKFFRU_DSTM1 STIM(1,1) $G_DPWR $G_DGND CLEAR IO_STM IO_LEVEL=0 + 0 0+ +.03uS 1+REPEAT FOREVER+ +.9
6、8uS 0+ +.03uS 1+ ENDREPEATU_DSTM2 STIM(1,1) $G_DPWR $G_DGND CLK IO_STM IO_LEVEL=0 + 0 0+ +.02uS 1+REPEAT FOREVER 【时钟周期为0.04us，高低电平各为0.02us】+ +.02uS 0+ +.02uS 1+ ENDREPEATX_U4 Q1 Q0 N00838 $G_DPWR $G_DGND AND2* RESUMING sanweierjinzhijishu-SCHEMATIC1-CHY.sim.cir *.END* 06/19/12 13:37:03 * PSpice 9.2
7、(Mar 2000) * ID# 1 * * Profile: SCHEMATIC1-CHY C:sanweierjinzhijishu-SCHEMATIC1-CHY.sim * Digital Gate MODEL PARAMETERS 2 关于74LS161芯片的各模块结构及功能： 74LS161 芯片的外引脚 74LS161芯片 74ls161计数时的外部引脚连接图 同步四位二进制74LS161的计数真值表：74LS161的计数功能真值表:CP C(_)L(_)R(_) L(_)O(_)A(_)D(_) ENT ENP A B C DQD QC QB QA 0 0 0 0 0 0 a b
8、 c d d c b a 1 1 0 保持 1 1 0 保持，但RCO=0 1 1 1 1 计数此功能在74LS161级联构成十六位二进制的计数时，利用了ENT和ENP两个端口的功能，在ENP=1的情况下利用ENT为0时保持，为1时启动计数有所体现。由门电路及JK触发器共同集成的74LS161的结构图：如图：利用JK触发器的使能端口R来作为总的清零端。ENT与ENP共同为1是计数，ENP为0时进位直接为0。此功能在芯片级联扩展时会使用得到。然后设定各参数之后的时序波形图：上图有设定LOAD装载功能：在进位为1后，即达到最大计量范围后，若LOAD低电平有效时，输出端装载输入端A,B,C,D上的数
9、据。其输出文本文件：* Creating circuit file shiyan1-schematic1-chy.sim.cir * WARNING: THIS AUTOMATICALLY GENERATED FILE MAY BE OVERWRITTEN BY SUBSEQUENT SIMULATIONS*Libraries: * Local Libraries :* From PSPICE NETLIST section of d:Program FilesOrcadPSpicePSpice.ini file:.lib nom.lib *Analysis directives: .TRAN
10、 0 60us 0 1u .PROBE V(*) I(*) W(*) D(*) NOISE(*) .INC .shiyan1-SCHEMATIC * INCLUDING shiyan1-SCHEMATIC * source SHIYAN1X_U1 N01616 CP N01723 CLEAR Q0 M_UN0001 $G_DPWR $G_DGND JKFFRX_U39 N02385 N04249 N01905 $G_DPWR $G_DGND AND2X_U30 ENP ENP N06661 $G_DPWR $G_DGND AND2X_U65 $D_HI N05458 N04018 $G_DPW
11、R $G_DGND NAN2X_U63 N08026 N05458 N02591 $G_DPWR $G_DGND OR2X_U56 N06661 Q0 N07905 $G_DPWR $G_DGND AND2X_U2 N01795 CP N01905 CLEAR Q1 M_UN0002 $G_DPWR $G_DGND JKFFRX_U68 N05458 N04680 N05018 $G_DPWR $G_DGND NAN2X_U60 N06661 N05458 N02630 $G_DPWR $G_DGND OR2X_U40 N05018 N02489 N05089 $G_DPWR $G_DGND
12、AND2X_U71 $D_HI N05458 N04630 $G_DPWR $G_DGND NAN2U_DSTM1 STIM(1,1) $G_DPWR $G_DGND LOAD IO_STM IO_LEVEL=0 + 0 1+ +35.5uS 0+REPEAT FOREVER+ +25uS 1+ +35.5uS 0+ ENDREPEATX_U66 N05458 N04249 N04274 $G_DPWR $G_DGND NAN2X_U3 N05089 CP N02096 CLEAR Q2 M_UN0003 $G_DPWR $G_DGND JKFFRX_U57 N06661 Q0 Q1 N079
13、44 $G_DPWR $G_DGND AND3U_DSTM2 STIM(1,1) $G_DPWR $G_DGND CP IO_STM IO_LEVEL=0 + 0 0+ +1uS 1+REPEAT FOREVER+ +1uS 0+ +1uS 1+ ENDREPEATX_U59A LOAD N05458 $G_DPWR $G_DGND 7404 PARAMS:+ IO_LEVEL=0 MNTYMXDLY=0X_U69 $D_HI N05458 N04680 $G_DPWR $G_DGND NAN2X_U41 N02489 N04680 N02096 $G_DPWR $G_DGND AND2X_U
14、36 N04013 N02630 N01616 $G_DPWR $G_DGND AND2X_U61 N07905 N05458 N02385 $G_DPWR $G_DGND OR2U_DSTM3 STIM(1,1) $G_DPWR $G_DGND CLEAR IO_STM IO_LEVEL=0 + 0 0+ +3uS 1+REPEAT FOREVER+ +59uS 0+ +3uS 1+ ENDREPEATX_U4 N02192 CP N02308 CLEAR Q3 M_UN0004 $G_DPWR $G_DGND JKFFRX_U73 Q0 Q1 Q2 ENP Q3 RCO $G_DPWR $
15、G_DGND AND5U_DSTM4 STIM(1,1) $G_DPWR $G_DGND ENP IO_STM IO_LEVEL=0 + 0 1+ +.5uS 1+REPEAT FOREVER+ +.5uS 1+ +.5uS 1+ ENDREPEATX_U58 N06661 Q0 Q1 Q2 N08026 $G_DPWR $G_DGND AND4X_U37 N02630 N04018 N01723 $G_DPWR $G_DGND AND2X_U67 $D_HI N05458 N04249 $G_DPWR $G_DGND NAN2X_U42 N05206 N02591 N02192 $G_DPW
16、R $G_DGND AND2X_U64 N05458 N04018 N04013 $G_DPWR $G_DGND NAN2X_U62 N07944 N05458 N02489 $G_DPWR $G_DGND OR2X_U38 N04274 N02385 N01795 $G_DPWR $G_DGND AND2X_U70 N05458 N04630 N05206 $G_DPWR $G_DGND NAN2X_U43 N02591 N04630 N02308 $G_DPWR $G_DGND AND2* RESUMING shiyan1-schematic1-chy.sim.cir *.END* 06/
17、25/12 15:42:53 * PSpice 9.2 (Mar 2000) * ID# 1 * * Profile: SCHEMATIC1-CHY G:shiyan1-schematic1-chy.sim * Digital Gate MODEL PARAMETERS2. 利用四个74ls161芯片级联构成同步十六位二进制计数器的结构图：时序波形图如下： 以上的仿真时间为0600us，但是只能显示前10位的二进制时序波形，故需要改变横轴的仿真时间取值范围。所以要在菜单Analysis中修改仿真横轴时间的取值范围，例如增加至0-10000us，相应减小脉冲的周期。使时序波形图能完整的把16位二
18、进制的时序图表示出来。上图可知当十六位均为1时，RCO4也为1，显示其最大的计数量程。上图因脉冲周期过小的关系，后六位的时序不够清晰，单独查看后六位的时序波形有：在为了得到完整的十六位计数波形时，修改时间范围的同时也应注意其他参数的修改，如CLEAR:第一次仿真范围是0-600时，设置的高电平清零无效的时间是延迟到600us ,但是若修改了横轴取值时间范围时，忘记修改CLEAR信号源的延迟时间范围的话，会造成计数范围缩小，引起结果的失真：故在设置参数时，应使CLEAR在计数时间均保持高电平无效状态.该仿真的输出文本output profile为：* Creating circuit file
19、shiliuwei-SCHEMATIC1-jilian.sim.cir * WARNING: THIS AUTOMATICALLY GENERATED FILE MAY BE OVERWRITTEN BY SUBSEQUENT SIMULATIONS*Libraries: * Local Libraries :* From PSPICE NETLIST section of d:Program FilesOrcadPSpicePSpice.ini file:.lib nom.lib *Analysis directives: .TRAN 0 10000us 0 1u .PROBE V(*) I
20、(*) W(*) D(*) NOISE(*) .INC .shiliuwei-SCHEMATIC * INCLUDING shiliuwei-SCHEMATIC * source SHILIUWEIX_U1 CP TP TP CLEAR TP M_UN0001 M_UN0002 M_UN0003 M_UN0004 Q0 Q1 Q2 Q3+ N03561 $G_DPWR $G_DGND 74161 PARAMS:+ IO_LEVEL=0 MNTYMXDLY=0U_DSTM1 STIM(1,1) $G_DPWR $G_DGND TP IO_STM IO_LEVEL=0 + 0 1+ +.5uS 1
21、+REPEAT FOREVER+ +.5uS 1+ +.5uS 1+ ENDREPEATX_U2 CP TP N03561 CLEAR TP M_UN0005 M_UN0006 M_UN0007 M_UN0008 Q4 Q5 Q6+ Q7 N03665 $G_DPWR $G_DGND 74161 PARAMS:+ IO_LEVEL=0 MNTYMXDLY=0U_DSTM2 STIM(1,1) $G_DPWR $G_DGND CP IO_STM IO_LEVEL=0 + 0 0+ +.02uS 1+REPEAT FOREVER+ +.02uS 0+ +.02uS 1+ ENDREPEATU_DS
22、TM3 STIM(1,1) $G_DPWR $G_DGND CLEAR IO_STM IO_LEVEL=0 + 0 0+ +20uS 1+REPEAT FOREVER+ +9995uS 0+ +20uS 1+ ENDREPEATX_U3 CP TP N03665 CLEAR TP M_UN0009 M_UN0010 M_UN0011 M_UN0012 Q8 Q9+ Q10 Q11 N01744 $G_DPWR $G_DGND 74161 PARAMS:+ IO_LEVEL=0 MNTYMXDLY=0X_U4 CP TP N01744 CLEAR TP M_UN0013 M_UN0014 M_U
23、N0015 M_UN0016 Q12 Q13+ Q14 Q15 N01959 $G_DPWR $G_DGND 74161 PARAMS:+ IO_LEVEL=0 MNTYMXDLY=0* RESUMING shiliuwei-SCHEMATIC1-jilian.sim.cir *.END* 06/19/12 14:51:27 * PSpice 9.2 (Mar 2000) * ID# 1 * * Profile: SCHEMATIC1-jilian C:shiliuwei-SCHEMATIC1-jilian.sim * Digital Gate MODEL PARAMETERS总结： 这次仿真
24、设计实验是在利用T触发器的分频特性,同时结合门电路功能来进行计数功能。因各模块若组合在一起电路图复杂且容易出现错误。所以分成几个子模块来进行原理剖析。1.首先利用同步的三位二进制计数原理，初步了解计数功能的具体功能及结构组成。2同步三位计数器扩展到四位的时候，增加的使能端以及门电路功能都是要考虑到的。在此功能中，同时设计了利用门电路加以JK触发器合成74LS161芯片的同步计数功能。该芯片的使能端了解可以方便下一步的级联时能够清晰的级联74LS161芯片。3.此次仿真实验的目的是十六位计数，我们使用到的芯片是四位的，所以我们首先考虑用最少的芯片个数来级联。优先考虑由四个74LS161芯片来合成。且级联过程中一定要考虑到延时的问题。4.这次实验中不仅了解到JK触发器的扩展应用，同时来学会对各信号源参数设置来改变输入信号，完成不同的应用功能。例如：在信号源的设置中：如果STARTVAL起始电平是0，如下设置的话这信号源为一个周期为1us的时钟周期。 但是如果STARTVAL起始电平设置为1.则该信号源会一直为1高电平信号所以实验中参数的设置是仿真实验成功不可缺少。
