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1、本科毕业设计(论文)(2012届)论文题目 基于HCF4070B的曼切斯特编码器设计 (英文) Design of ManchesterEncoder Based on HCF4070B 所在学院 电子信息学院 专业班级 41 指导教师 完成日期 2012 基于HCF4070B的曼切斯特编码器设计2012年4月摘 要曼彻斯特码的每个码元用两个连续极性相反的脉冲来表示，因而曼切斯特码无直流分量，且具有良好的自同步能力和的抗干扰性能，编码过程相对简单，因而在近距离传输中得到广泛应用。论文首先利用11.0592MHz晶振产生时钟脉冲信号，然后利用74LS161实现9分频，利用CD4040实现256分
2、频，经过2级分频电路分频后得到4800Hz的位时钟信号。再利用两片74LS175设计具有自启功能的6级移位寄存器产生63位的m序列，作为曼切斯特编码器的输入信号。分析曼切斯特编码原理，得到位时钟信号与编码输入信号异或的曼切斯特编码实现方法，选择HCF4070实现曼切斯特硬件编码。最后设计滤波器对编码器输出的信号进行滤波，得到满足要求的信号。测试结果表明，用位时钟信号与编码输入信号异或的方法可以实现曼切斯特编码。关键词： 曼彻斯特码；m序列；HCF4070B；AbstractEach symbol of Manchester code with two consecutive pulses of
3、 opposite polarity to represent,Thus Manchester code has no DC component,And has a good self-synchronization capability and anti-jamming performance.The encoding process is relatively simple,and thus are widely used in close range transmission.Firstly, use 11.0592MHz crystal oscillator generates a c
4、lock pulse signal, then use the 74LS161 to achieve a nine-point frequency, use the CD4040 to achieve divided by 256.After 2-divider circuits divide 4800Hz bit clock signal.Then use two 74LS175 design Kai function of six shift registers 63 m-sequences, as a Manchester encoder input signal.Analysis of
5、 the Manchester coding theory, the bit clock signal and the coded input signal XOR Manchester coding method, select HCF4070 achieve the Manchester hardware encoding.Finally design of the filter output signal of the encoder filter, the signal to meet the requirements. The test results show that the m
6、ethod of the clock signal and encode the input signal XOR Manchester encoding.Key Words：Manchester code; m-sequence;HCF4070B;目 录1引言12总体设计23 硬件设计33.1 时钟电路模块33.1.1 时钟振荡电路33.1.2 分频电路43.2 m序列发生器模块83.2.1反馈移位寄存器构造83.2.2 m序列的性质93.2.3 m序列发生器设计113.3 曼切斯特编码模块133.4 滤波模块154制作和调试185结论21致 谢22参考文献23附录1 系统实物图24附录2
7、实验原理图25附录3 毕业设计作品说明书261引言近年来，随着大规模集成电路的出现，数字系统的设备复杂程度和技术难度降低，数字通信系统的主要缺点逐渐得到解决1，因此数字传输方式日益受到欢迎。数字基带传输方式作为数字通信中一种重要的通信方式，在数字终端机等方面有广泛应用。数字基带信号是数字信号的电脉冲表示，不同形式的数字基带信号具有不同的频谱结构，合理地设计数字基带信号以使数字信息变换为适合于信道传输特性的频谱结构，是基带传输首先要考虑的问题。码型变换就是数字信息的电脉冲表示的过程，在有线信道中，线路传输码型也就是传输的数字基带信号。在实际基带传输系统中，并非所有的原始数字基带信号都能在信道中传
8、输，例如，数字基带信号的频谱中含有丰富直流和低频成分的基带信号，随着有线传输距离的变大，高频分量衰减也随之增大，同时信道中通常还存在隔直流电容或耦合变压器，因而传输频带的高频和低频部分均会受限。实际的基带传输系统还可能提出其它要求，从而导致对基带信号也存在各种可能的要求。数字传输对码型的要求主要是如何将原始信息符号编制成适合于传输用的码型，然后使期望电波形适宜于在信道中传输2。常用的数字基带码型有单极性非归零码（NRZ）、双极性不归零码（NRZ）、单极性归零码（RZ）、差分码、曼切斯特码、密勒码、AMI 码和HDB3码等。作为常用的数字基带信号传输码型之一，曼切斯特码又称双相码，它的特点是每个
9、码元用两个连续极性相反的脉冲来表示。 如“l”码用正、负脉冲表示，“0”码用负、正脉冲表示。由于曼切斯特码在每个码元的中间都有电平的跳变，所以容易提取码元同步信息，而且不受信源统计特性的影响。此码型无直流分量，因此具有自同步能力和良好的抗干扰性能。此外，曼切斯特码还有定时信息丰富，编码过程相对简单等优点3。基于以上优点，曼彻斯特码在现代通信尤其是局域网传输中得到了广泛的应用。本课题以HCF4070B芯片为核心组成异或门电路，产生满足设计要求的曼切斯特码。本文的主要工作就是研究曼切斯特编码器的设计及实现。2 总体设计在数字通信系统中，数字传输方式的应用越来越广泛。曼切斯特码作为常用的数字基带信号
10、，相比较其他传输码型，此码具有无直流分量、定时信息丰富及编码过程简单等优点4，在局域网传输中得到了重要应用。本项目主要研究曼切斯特码编码器的硬件设计和实现。为了能顺利完成曼切斯特码的编码任务，整个系统应该包含时钟模块、分频模块、线性反馈移位寄存器模块、曼切斯特编码模块和滤波模块等五个模块。首先，进行时钟电路设计，由晶体振荡器为系统提供基本的时钟信号源。此时，可以选择产生信号的频率为11.0592MHz的晶体振荡器，然而频率过大，不可以直接使用，所以需要设计多级分频电路产生9600Hz的时钟信号。然后，设计6级m序列发生器，产生周期为63的m序列，并使之具有自启功能。时钟电路为曼切斯特编码器提供
11、时钟信号，m序列发生器输出的63位m序列作为编码器的数据源，编码器编码后输出9600b/s的曼切斯特码，最后设计滤波电路，进行信号滤波，得到满足带宽要求的信号。系统整体原理框图如图2-1所示：时钟源分频电路曼切斯特编码m序列发生器滤波 图2-1曼彻斯特编码电路原理框图3 硬件设计本系统硬件主要由5个模块电路组成：时钟模块、分频模块、线性反馈移位寄存器模块、曼切斯特编码模块和滤波模块。3.1 时钟电路模块本系统的时钟电路模块主要由两部分组成：时钟振荡电路和分频电路。3.1.1 时钟振荡电路晶体振荡器、放大器、电容、电阻等组成时钟振荡电路。晶体振荡器（英文Crystal Oscillators）简
12、称为晶振，晶振作为时钟信号源，可以为系统提供基本的时钟信号。晶体振荡器一共有两种类型，即无源晶振和有源晶振。无源晶振自身无法振荡起来，需要借助于时钟电路才能产生振荡信号；有源晶振则是一个完整的谐振振荡器。石英晶体振荡器是利用具有压电效应的石英晶体片（二氧化硅的结晶体）制成的。晶体谐振的特性的表现在于，当外加交变电场作用时，这种石英晶体薄片就会产生机械振动，一旦交变电场的频率与石英晶体的固有频率相同，振动就变得很强烈。利用这种特性，就可以用石英谐振器取代LC(线圈和电容)谐振回路、滤波器等。由于石英谐振器的优点有很多，比如体积小、重量轻、可靠性高、频率稳定度高等，所以常被应用于家用电器和通信设备
13、中。石英谐振器因具有极高的频率稳定性，故可作为谐振元件使用在要求频率十分稳定的振荡电路中5。图3-1 时钟信号发生器电路图由于晶振的频率大小有很多，如8MHz晶振、11.0592MHz晶振、7.3728MHz晶振、32.768KHz晶振等等。因为本次设计需要产生4800Hz的时钟信号，因此可以选择使用频率为11.0592MHz的晶振来作为时钟信号源。由于晶振产生的频率比较大，所以还需进行分频，以得到所需时钟信号。这次设计的时钟振荡电路如图3-1所示。图3-1中，R1和R2是反馈电阻，通常在几欧到几十兆欧间选取，本次设计中选取了R1=R2=1K，74LS04起震荡作用，C1起频率的微调作用，它的
14、大小与晶体振荡器的频率没有关系，因此，可以随便取C1的大小，本次设计采用了C1为150pF的电容。3.1.2 分频电路用同一个时钟信号通过一定的电路结构转变成不同频率的时钟信号，我们把这个过程称之为分频。分频电路的作用是将输入的高频信号转换成较低频率的信号。本设计利用晶振产生时钟信号，然而晶振产生的信号的频率是11.0592MHz，不可以直接使用，因此就需要对初始的时钟信号进行分频，来产生需要的时钟信号，分频后使其频率为4800Hz。为了产生频率为4800Hz的信号，必须对晶振产生的信号进行11.0592MHz/4800Hz=2304倍分频。而为了产生2304倍分频，本次设计先用74LS161
15、芯片进行分频，因为一个74LS161最多能完成16倍分频，根据并行数据输入端，可以完成16倍分频内的任意整数次分频，利用这个特性，本次设计先用74LS161芯片对信号进行9倍分频，完成9倍分频后，再利用CD4022B芯片进行2304/9=256倍分频。这样就能产生4800Hz的基带位时钟信号了。74LS161芯片作为常用的四位二进制可预置的同步加法计数器，具有如下功能：1 清零状态/CR端为异步清零端，只要清除端/CR=O，不管时钟端状态如何，各触发器均被清零，计数器输出 Q3Q2Q1Q0 =0000。不清零时，应使/CR=1。2 预置数状态74LS161的预置是同步的。/LD为预置数控制端，
16、当/CR为高电平，/LD为低电平时，74LS161工作在预置数状态，在时钟脉冲上升沿作用下，可将数据端（D0D1D2D3）之数据d0d1d2d3送入计数器，把它作为计数器的初始状态，这样就可以使计数器从预置数开始做加法计数，不预置数时应使/LD=1。3 计数状态当74LS161工作在计数状态时（CTP=CTT=1，/CR=1，/LD=1），在时钟的上升沿计数值加1，当计数到Q3Q2Q1Q0=1111时，进位输出CO=1，在下一个计数脉冲的上升沿，计数器输出从1111返回到初始计数值，CO由1变0，作为进位输出信号。74LS161计数序列如表3-1所示：表3-1 74LS161计数序列图计数脉冲
17、Q0Q1Q2Q3CO计数脉冲Q0Q1Q2Q3CO0000008100001000109100102001001010100300110111011040100012110005010101311010601100141110070111015111114.保持（禁止）状态在/LD、/CR皆为1时，只要CTT=1，计数器就处于保持状态，且进位输出CO为0；CTT=1，若CTP=0，计数器处于保持状态，进位输出CO也处于保持状态。综上所述，74LS161的功能如表3-2所示： 表3-2 74LS161功能表输入输出CP/CR/LDCTPCTTD0D1D2D3Q0Q1Q2Q3x0xxxxxxx000
18、010xxd0d1d2d3d0d1d2d3x1101xxxx保持x11x0xxxx保持，CO=01111xxxx计数表中，1表示高电平，0表示低电平，表示低到高电平跳变，x表示任意。当/LD=/LR=CTP=CTT=1时，计数器处于计数状态。随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数器加1。当计数值达到15时，进位输出CO为1。74LS161的时序如图3-2所示：图3-2 74LS161的工作时序图3-3 9分频电路图从3-2的时序图中可以看出，将计数和预置功能结合起来，才能使74LS161实现9分频。设计数器处于计数状态，只要D0，D1，D2处于高电
19、平，D3处于低电平，则计数器从7开始计数，而不是从0开始计数，计数到15后溢出，CO端输出高电平信号，经74LS04反相后变为低电平信号，加载至/LD端。/LD端为低电平信号，74LS161就工作于预置模式，开始装载D3，D2，D1，D0的高低电平，输出0111；一个时钟信号后，CO端恢复为低电平信号，/LD端恢复为高电平，74LS161就又从7开始计数，计数至15后再溢出，如此反复。后从Q3端输出9分频后的信号。图3-3为9分频的电路图。9分频电路输出的信号通过CD4040来产生需要的大小为4800Hz频率的时钟信号。CD4040的引脚图如图3-4所示：图3-4 4040的引脚图CD4040
20、是12位二进制串行计数器，所有计数器位为主从触发器。计数器在时钟下降沿进行计数，CR为高电平时，对计数器进行清零。由于在时钟输入端使用斯密特触发器，对脉冲上升和下降时间无限制。所有输入和输出均经过缓冲。当CR为低电平时，4040器件在CP的上升沿进行计数，从 Q1端输出2分频信号，从Q2端输出4分频信号，从Q3端输出8分频信号，从Q4端输出16分频信号，从Q5端输出32分频信号，从Q6端输出64分频信号，从Q7端输出128分频信号，从Q8端输出256分频信号，从Q9端输出512分频信号，从Q10端输出1024分频信号，从Q11端输出2048分频信号，从Q12端输出4096分频信号。因此，只要将
21、之前的信号进行256倍分频就可以产生需要的4800Hz信号。256分频电路如图3-5所示。图3-5 256分频电路图图3-3和3-5两个分频电路可以实现9*256=2304倍分频，11.0592MHz的时钟信号经过2304倍分频后就产生了本次设计所需的4800Hz的时钟信号。3.2 m序列发生器模块3.2.1反馈移位寄存器构造产生伪随机序列的方法很多，其中许多是基于m序列的，m序列是由多级移位寄存器或其它延迟元件通过反馈产生的最长的码序列。m序列作为最常用的一种伪随机序列，它是最长线性反馈移位寄存器序列的简称。由于m序列有很强的规律性及其伪随机特性，因此，在扩频通信及其它领域得到广泛的应用6-
22、7。产生m序列的移位寄存器的网络结构不是随意的，m序列的周期p也不可以任意取值，当移位寄存器的级数为n时，必须满足，其结构中的第一级与n级之间必须有反馈连接，即反馈系数时，才能产生m序列。而如果要设计63位m序列发生器需要用6级的m序列发生器，这样才能设计出p=26-1=63的m序列。移位寄存器的级数决定了m序列的最大长度，而反馈抽头的位置和数量决定了码的结构，不同的抽头组合可以产生不同长度和不同结构的码序列，但是有些抽头组合并不一定能产生最长周期的码序列。对于何种抽头能产生何种长度和结构的码序列，人们进行了大量的研究。现在已经得到3100级m序列发生器的连接图和产生的m序列的结构8。m序列发
23、生器的反馈连接图可查表3-3得到。表3-3常用本原多项式n本原多项式n本原多项式代数式八进制数字表示代数式八进制数字表示278435313910214231020115451140056103121012372111320033查表得6级移位寄存器中，可取x6+x+1为本原多项式，6级移位寄存器连接原理图如图3-6所示。a5a4a3a2a1a0图3-6 6级移位寄存器连接原理图设初始状态（a5,a4,a3,a2,a1,a0）=(0,0,0,0,0,1)，则在时钟脉冲作用下，a5的状态输出作为a4的新状态值，a3、a2、a1的状态依次更新为a4、a3、a2，由a3和a0模2相加产生新的输入值作为
24、a5的更新值，即新的状态更新为（a5,a4,a3,a2,a1,a0）=(1,0,0,0,0,0)。这样移位63次后又回到了初始状态（a5,a4,a3,a2,a1,a0）=(0,0,0,0,0,1)。由寄存器状态更新过程不难看出，若初始状态为全“0”，即（a5,a4,a3,a2,a1,a0）=(0,0,0,0,0,0)时，则移位后得到的仍为全“0”状态。这就意味着在这种反馈移位寄存器中应避免出现全“0”状态。3.2.2 m序列的性质1 均衡特性（平衡性）m序列每一周期中1的个数比0的个数多1个。由于p=2n-1为奇数，因而在每一周期中1的个数为(p+1)/2=2n-1（偶数），而0的个数为(p-
25、1)/2=2n-1-1（奇数）。本实验中p=63，1的个数为32，0的个数为31。当p大到一定程度，则在一个周期中1与0出现的次数基本相等。 2 游程特性(游程分布的随机性) 游程即是一个序列中取值(1或0)相同连在一起的元素的合称，在一个游程中元素的个数称为游程长度。 m序列的一个周期(p=2n-1)中，游程总数为2n-1。其中长度为1的游程个数占游程总数的1/2；长度为2的游程个数占游程总数的1/22=1/4；长度为3的游程个数占游程总数的1/23=1/8，长度为4的游程个数占游程总数的1/24=1/16；一般而言，长度为k的游程个数占游程总数的 1/2k=2-k，其中。而且，在长度为k游
26、程中，连1游程与连0游程各占一半，长为n的游程是连1游程，长为(n-1)的游程是连0游程。3 移位相加特性(线性叠加性) 一个m序列Mp与其经任意延迟移位产生的另一不同序列Mr模2相加得到的仍是Mp的某次延迟移位序列Ms，即。如果将m序列的所有移位码组构成一个编码，则该编码一定是线性循环码，由于线性循环码的特性可以得到上述的性质。4 自相关特性 m序列具有非常重要的自相关特性。在m序列中，常常用+1代表0，用-1代表1。此时定义：设长为p的m序列，记作。经过j次移位后，m序列为 ，其中ai+p=ai(以p为周期)，以上两序列的对应项相乘然后相加，利用所得的总和来衡量一个m序列与它的j次移位序列
27、之间的相关程度，并把它叫做m序列(a1,a2,a3,ap)的自相关函数。记作： （3-1）当采用二进制数字0和1代表码元的可能取值时，有： （3-2） （3-3）由移位相加特性可知，仍是m序列中的元素，所以上式分子就等于m序列中一个周期中0的数目与1的数目之差。另外由m序列的均衡性可知，在一个周期中0比1的个数少一个，故得A-D=-1(j为非零整数时)或p(j为零时)。因此得 （3-4）m序列的自相关函数只有两种取值(1和-1/p)。R(j)是一个周期函数，即式中，k=1,2,p=(2n-1)为周期。而且R(j)是偶函数，即，其中j=整数。m序列的自相关函数如图3-7所示：R(j)112312
28、3PP1Pj0图3-7 m序列的自相关函数5伪噪声特性如果我们对一个正态的白噪声进行采样，若取样值为+，则记为1，为-记为0，则构成一个随机序列，该随机序列有如下性质：（1）序列中0、1个数出现概率相等。（2）序列中长度为1的游程占1/2，长度为2的游程占1/4，且长度为k的游程中，0游程与1游程个数相同。（3）该序列的噪声功率谱为常数。可见，m序列的性质与随机噪声相似，因此称为伪随机序列9。真正的随机序列是不可重复的，伪随机序列可以任意地重复。3.2.3 m序列发生器设计我们可以采用D触发器来实现m序列发生器所需的移位寄存器。74HC175是四上升沿D触发器。采用两片74HC175就可以实现
29、6级移位寄存器，74HC175引脚图如图3-8示。图3-8 74HC175的引脚图 当清除端/CLR为低电平时，输出端为低电平。D1D4为数据输入端，为输出端，为互补输出端。在时钟CLK上升沿作用下，输出端与数据端相一致。当CLK为高电平或低电平时，输出端对数据端没有影响。74LS175的功能表如表3-4所示：表3-4 74LS175的功能表输 入输 出CLKDQLXXLHHHHLHLLHHLXQ表中，H表示高电平，L表示低电平，表示低到高电平跳变，X表示任意。将U7的D1作为a5寄存器，D2作为a4寄存器，D3作为a3寄存器，D4作为a2寄存器，U8的D1作为a1寄存器，U8的D0作为a0寄
30、存器。a5寄存器的输出Q1连接至a4寄存器的输入D2，同理将Q2连接至D3，将Q3连接至D4，将Q4连接至U8的D1，将U8的Q1（记为Q5）连接至U8的D2，U8的Q2（记为Q6）作为m序列的输出端；a5寄存器和a0寄存器的输出模2相加后接至a5寄存器的输入，即U8的Q2与U7的Q1模二相加后接至U7的D1引脚。为使电路具有自启动特性，即消除全“0”状态，反馈方程中加全0校正项，因此。具有自启动功能的63位m序列发生器电路如图3-9所示。该设计消除了移位寄存器全是“0”的这种情况。74HC30是一个八输入端与非门电路。当寄存器状态为全0时，74HC175的互补输出端为逻辑1，74HC30的2
31、，4，5，6，11，12端口全是逻辑1，其8脚输出为逻辑0；经74LS04非门输出后为逻辑1。当全0状态时，U4A的输出为逻辑0，U4B的输入为逻辑0和逻辑1，所以4070异或门输出为逻辑1，反馈至a4寄存器的输入端，消除了全0状态。而当寄存器状态为非全0状态时，所以，符合m序列产生原理，全0消除电路不影响m序列的生成。图3-9 m序列发生器3.3 曼切斯特编码模块在电信领域，曼切斯特码作为一种数据通讯线性码，常被用于局域网传输，它的每一个数据比特都是由至少一次电压转换的形式所表示的。曼切斯特编码因此被认为是一种自定时码。自定时意味着数据流的精确同步是可行的。每一个比特都准确的在一预先定义时间
32、时期的时间中被传送。在曼切斯特编码中，每一位的中间有一跳变，位中间的跳变既作时钟信号，又作数据信号，就是说主要是用在数据同步传输的一种编码方式10。曼切斯特码的编码规则是：在信号位中电平从低到高跳变表示1，在信号位中电平从高到低跳变表示0，或者反之，即在信号位中电平从低到高跳变表示0，在信号位中电平从高到低跳变表示1。曼切斯特码的每个比特位在时钟周期内只占一半，当传输“1”时，在时钟周期的前一半为高电平，后一半为低电平；而传输“0”时正相反。它的优点在于可以保证在每个码元的正中间出现一次电平的转换，这种跳变就是位同步信号，这除了可以防止基带信号出现连1或连0的现象，也非常有利于对接收端提取位同
33、步信号11。曼切斯特码的特征是在传输的每一位信息中都带有位同步时钟，因此一次传输可以允许有很长的数据位。如果用电平从低到高跳变表示数字信息1，从高到低跳变表示数字信息0，当所传输的数字信号为1 0 1 1 0 0 0 1 1时，曼切斯特码如表3-5所示：表3-5曼切斯特码数字信号101100011曼切斯特码100110100101011010相应波形如图3-10所示：图3-10 曼切斯特码波形图在表3-5中，如果时钟的正半周记为逻辑1，负半周记为逻辑0，数字信息1记为逻辑1，数字信息0记为逻辑0，则曼切斯特编码原理可以用表3-6的逻辑值表示：表3-6 曼切斯特编码原理输入CLK输出11（正半周
34、）010（负半周）101（正半周）100（负半周）0在实际的电路设计中，可以用异或门来实现编码的设计。HCF4070B是集成4个异或门的芯片，可以实现逻辑异或运算。因此，上述编码电路过程中，可以使用HCF4070B芯片来实现时钟信号和伪随机信号的异或门。HCF4070B实现的曼切斯特编码电路如图3-11所示：图3-11 曼切斯特编码电路图3.4 滤波模块曼切斯特编码过程中由于时钟信号有上升时间和下降时间导致编码完的信号有毛刺，所以要设计一个滤波器来消除这些毛刺。对特定频率的频点或该频点以外的频率进行有效滤除的电路，就是滤波器（filter）12。滤波本质上是从被噪声畸变和污染了的信号中提取原始
35、信号所携带的信息的过程，其功能就是得到一个特定频率或消除一个特定频率。滤波器特性可以用其频率响应来描述，按允许通过信号的频段不同，可以分为低通滤波器、高通滤波器、带通滤波器和带阻滤波器。四种滤波器各有特点。低通滤波器容许低于截止频率的低频信号通过。高通滤波器则与低通滤波器相反，高通滤波器容许高于截止频率的高频信号通过。当然，“低”和“高”频率的含义是相对于滤波器设计者所选择的截止频率而言的。而带通滤波器则是高通滤波器和低通滤波器的组合，是指能通过某一频率范围内的频率分量，同时将其他范围的频率分量衰减到极低水平的滤波器，与带阻滤波器的概念相对。在信号处理中，带阻滤波器是指能通过大多数频率分量，同
36、时将某些范围的频率分量衰减到极低水平的滤波器。其中点阻滤波器（notch filter）是一种特殊的带阻滤波器，它的阻带范围极小，有着很高的Q因子13。本次设计是滤除曼切斯特编码器输出的毛刺信号，曼切斯特编码器输出的是低频信号，所以需要设计一个低通滤波器来滤除毛刺信号。曼切斯特编码输出的9600b/s的矩形信号，信号主瓣宽度9600Hz，因此滤波器的带宽为9600Hz。一阶滤波器在频率增加一倍（增加octave）时将信号强度减弱一半（大约-6dB）。一阶滤波器幅度波特图在截止频率之下是一条水平线，在截止频率之上则是一条斜线。在两者边界处还有一个knee curve在两条直线区域之间平缓转换。二
37、阶滤波器频率增加一倍时就将信号强度衰减到最初的四分之一（每倍频-12dB）。三阶和更高阶的滤波器也是类似。总之，最后n阶滤波器的滚降速率是每倍频6ndB14。利用电容和电感元件的电抗随频率的变化而变化的性质，可以由无源元件(R、L 和C)组成滤波器。无源滤波器的优点是：电路比较简单，不需要直流电源供电，可靠性高；缺点是：通带内的信号有能量损耗，负载效应比较明显，使用电感元件时容易引起电磁感应，当电感L较大时滤波器的体积和重量都比较大，在低频域不适用14。 无源元件(一般用R和C和有源器件(如集成运算放大器）组成有源滤波器。有源滤波器的优点是：通带内的信号不仅没有能量损耗，而且还可以放大，负载效
38、应不明显，多级相联时相互影响很小，并且滤波器的体积小、重量轻、不需要磁屏蔽(由于不使用电感元件）；缺点是：通带范围受有源器件(如集成运算放大器）的带宽限制，需要直流电源供电，可靠性不如无源滤波器高，在高压、高频、大功率的场合不适用14。二阶有源滤波器是一种信号检测及传递系统中常用的基本电路, 也是高阶虑波器的基本组成单元。常用二阶有源低通滤波器的电路型式有压控电压源型、无限增益多路反馈型和双二次型。本次设计采用压控电压源型。它由两节RC滤波电路和同相比例放大电路组成，其中运放为同相输入，输入阻抗很高，输出阻抗很低，滤波器相当于一个电压源，故称电压控制电压源电路。其优点是电路性能稳定、增益容易调
39、节。在集成运放输出到集成运放同相输入之间引入一个负反馈，在不同的频段，反馈的极性不相同，当信号频率ff0时（f0为截止频率），电路的每级RC电路的相移趋于-90，两级RC电路的移相到-180，电路的输出电压与输入电压的相位相反，故此时通过电容C引到集成运放同相端的反馈是负反馈，反馈信号将起着削弱输入信号的作用，使电压放大倍数减小，所以该反馈将使二阶有源低通滤波器的幅频特性高频端迅速衰减，只允许低频端信号通过。其特点是输入阻抗高，输出阻抗低。其电路图如图3-12所示：图3-12 低通滤波器电路图二阶RC低通滤波器的传输函数为： （3-5）其中，AV为电压增益，为低通滤波器的截止角频率，Q为品质因
40、数。图3-12中所示电路的传输函数的表达式为： （3-6）与表中低通滤波器传输函数的通用表达式相比较，可得滤波器性能参数的表达式为:，和。因为输入曼切斯特码的时钟脉冲信号为9600Hz，所以选择截止频率。一般K值的取值范围是，且。取定C=0.002uf，算得K=10。由表3-7查得，与AV=2对应的电容值C=C1=0.002uf，当K=1时，R1=1.126K、R2=2.250K、R3=6.752K、R4=6.752K。将上列阻值乘以K=10并取标称值，得：R1=11.26K、R2=22.50K、R3=R4=67.52K。表3-7 二阶低通滤波器设计表性能参数c2=1/(R1R2CC1)Q=0
41、.707Av=1+R4/R3(Av2时电路稳定)设计表AV1246810R11.4221.1260.8240.1670.5210.462R25.3992.2501.5372.0512.4292.742R3开路6.7523.1483.2033.3723.560R406.7529.44416.01223.60232.039C10.33CC2C2C2C2C说明增益容易调整，输入阻抗高，输出阻抗低，运放R110（R1+R2）, 输入端到地要有一直流通路，在c处，运放的开环增益至少应是滤波器增益的50倍4制作和调试硬件制作主要分时钟电路、线性反馈移位寄存器电路、曼切斯特编码电路和滤波器电路四个部分进行，
42、首先制作时钟电路，需要准备一个11.0592M的晶振，两个1K电阻，一个150pF电容，一片74ls04、一片74ls161，一片4022。然后根据电路原理图制作时钟电路，如图4-1所示。图4-1 时钟电路模块由于本次实验的进行256倍分频的4040芯片的驱动能力不够，因此首先进行256倍分频，然后用74LS161芯片进行9倍分频。但是在实践调试中，还是不能驱动时钟信号，使之导入曼切斯特编码模块。考虑到4040是12位二进制串行计数器，因此调整分频倍数，使之进行128倍分频，再引接入一块74LS161芯片进行2倍分频。这样就能输出4800Hz的时钟脉冲信号，同时使m序列发生器的两个SN74HC
43、175正常工作了。m序列产生模块制作需要两个SN74HC175芯片，一个SN74HC30芯片和一个4070芯片。然后根据原理图制作m序列产生电路，如图4-2所示。图4-2 m序列发生模块曼切斯特编码模块电路如图4-3所示，滤波器模块电路如图4-4所示。 图4-3 曼切斯特编码模块电路 图4-4 滤波器模块电路 硬件制作完成以后需要对各个模块进行调试和测试。本文使用示波器分别对时钟电路模块、m序列发生模块、曼切斯特编码模块以及滤波器模块进行测试。先用稳压电源输出5V电源，连接到电路板上，首先测量时钟发生模块，示波器的信号通道CH1接时钟电路模块的输出端，调节示波器，测得频率为4.8kHz的位时钟
44、信号如图4-5所示。图4-5 时钟脉冲信号其次测试m序列发生模块，将频率大小为4.8kHz的位时钟信号作为输入信号，示波器的CH1、CH2通道分别连接位时钟信号和m序列发生器的输出端。测得m序列信号如图4-6所示。由图可以看出m序列是一个63位的循环序列，为01010110011011101101001001110001011110010100011000010000011111。图4-6 位时钟信号和m序列接着调试曼切斯特码，将位时钟信号和63位m序列信号作为输入，示波器CH1端接位时钟信号，示波器CH2端接m序列信号的输出，测得曼切斯特编码信号如图4-7所示。图4-7 曼切斯特编码输出信号5结论曼彻斯特码的每个码元用两个连续极性相反的脉冲来表示，因而曼切斯特码无直流分量，且具有良好的自同步能力和的抗干扰性能，编码过程相对简单，因而在近距离传输中得到广泛应用。按照任务书的要求，首先利用11.0592MHz晶振产生时钟脉冲信号，然后利用74LS161实现9分频，利用CD4040实现256分频，经过2级分频电路分频后得到4800Hz的位时钟信号。在m序列方面，m序列是伪随机序列中的一种，m序列是由移位寄存器通过反馈产生的码序列，而移位寄存器的级数，又决定了m序列的周期长度。因此可以利用两片74LS175设计具有自启功能的6级移位寄存器产生63位的m
