基于FPGA的时间间隔测量仪的设计.doc

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1、毕业设计说明书基于FPGA的时间间隔测量仪的设计学生姓名： 学号： 学 院： 专 业： 指导教师： 2012年 6 月摘 要随着科技的飞速发展，人们对高精度的时间频率的需求越来越高，传统可驯钟系统 (自动校频系统)是模拟或半数字体制，其时差测量单元采用高精度时间间隔计数器，存 在成本高、调试困难和不易建立模型等缺点。微电子技术的发展，推动了可编程逻辑技 术的发展，出现了价格低廉、适合工程应用的现场可编程逻辑器件(FPGA)，因此采用 FPGA 实现高精度时间间隔测量具有很大的现实意义。本文详细分析了几种传统时间间隔测量方法，深入研究了延迟单元在 FPGA 中的实 现方法，并对事件延迟内插法、时

2、钟延迟内插法、以及差分延迟内插法三种时间内插法 的仿真验证，结果表明，基于差分延迟线测量的分辨率最高，消耗硬件资源最少。在此基础之上，在 Altera公司CycloneII系列的EP2C8Q208C8N芯片中实现分辨率为43ps的差分延迟链，采用粗细结合测量的方案，设计了一个集成在 FPGA 内的高精度时间间隔 测量模块。设计主要包括四个部分：系统时钟模块、粗测量单元、细测量单元、数据处理与数据传输模块，并在QuartusII开发环境下通过VerilogHDL语言对模块进行软件实现。基于FPGA的时间间隔测量的精度达到200ps，具有高精度、集成度高、易于移植的特点，是一种较优的设计方案，有着

3、很好的应用前景。关 键 词：FPGA，时间间隔测量，差分延迟内插法，延迟线ABSTRACTWith the rapid development of science and technology,the demand of high-precision time and frequency are increasingly higher.The traditional Disciplined Clock System (adaptive frequency calibration system) adopts analog or semi-digital system,which use hi

4、gh precision time-interval counter measure time part.But it exists shortcoming such as:high cost,large impact by environmental factors.Development of microelectronics technology,and promote the development of programmable logic technology.There has been a low price, suitable for engineering applicat

5、ions of field programmable gate array (FPGA). So reaching precise time-interval measure based on FPGA has the great practical significance.This paper analysis the commonly methods of time-interval. And the event delay interpolation method,the clock delay interpolation and the interpolation of three

6、differential delay time interpolations of the simulation results show that the differential delay line based on the highest resolution measurements, a minimum consumption of hardware resources.On this basis,I design to realizing a 43ps delay difference of differential delay based on Cyclone II serie

7、s of AlterasEP2C8Q208C8N chip.An integrated high-precision time interval measurement module be designed and embedded in FPGA.I determine the specific measurement for time interval:design by crude and fine measurement.The main modules are:System clock module,coarse measurement module,and fine measure

8、ment units,data processing and data transmission modules. Finally use the VerilogHDL software to simulate the entire program in the Quartus9.0.The FPGA-based time interval measurement accuracy of 200ps,with high accuracy,high integration,easy-to-transplant characteristics.It is a better design,has a

9、 good application prospects.Key words : FPGA，Time interval measurement，Differential delay interpolation ， Delay line目录1.1 研究背景与意义11.2 国内外发展现状31.3 论文主要研究内容62 时间间隔测量的基本原理及方法82.1 时间间隔测量的一般技术指标82.1.1 准确度82.1.2 频率稳定度82.1.3 分辨率92.1.4 精度92.2 直接计数法92.3 时间内插法102.3.1 内插基础102.3.2 模拟内插法102.3.3 游标内插法112.3.4 延迟内插

10、法122.3.5 差分延迟内插法133 基于 FPGA 的时间内插法的研究143.1 可编程逻辑器件简述143.1.1 FPGA 的发展153.1.2 FPGA 的结构及工作原理153.1.3 FPGA 设计基础163.2 基于 FPGA 的延迟时间内插法193.2.1 延迟单元分析193.2.2 延迟时间内插测量分析214 总体设计254.1 实现方案254.2 主要模块设计与实现254.2.1 系统时钟产生模块264.2.2测量模块274.2.3 数据处理模块294.2.4数据存储模块304.2.5通信模块304.2.6显示模块315 结论33参考文献34致 谢361 绪论1.1 研究背景

11、与意义现代科学技术的发展建立在精密测量基础之上，对时间间隔测量技术，尤其是对高 精度高分辨率的时间间隔测量技术的研究具有重大的意义，无论是在通讯、电子仪器、导航定位、航天航空、天文，还是计量、电子技术等领域都离不开高精度的时间间隔测量1。时间间隔测量以稳定的周期性运动为基础，以选定的标准周期倍数或分数为时间单位进行测量。人类对时间间隔的测量经历了圭表、机械钟、石英钟、原子钟等不同阶段。随着社会生产力的迅猛提高和科学技术的飞速发展，人们对时间由时间的基本单位导出的物理量频率的准确度提出了越来越高的要求，即对时间间隔测量分辨率和精度的要求不断提高。高精度短时间间隔测量是由多学科、多技术领域交叉形成

12、的一门专业技术，是高精度超声波测距、激光脉冲测距和雷达测距的基础。在激光测距中，主要是要测量电磁波的发射波与反射波之间时间间隔，来确定被测距离，测距精度直接由时间间隔测量精度决定。现在高精度时间间隔测量已成为军事通信、卫星定位等航空航天和国防军事中不可或缺的关键技术。近年来，社会的高速发展对时间间隔测量的精度提出了更高的要求。在可编程逻辑器件(FPGA)单片上实现时间间隔测量已有大量成功的例子，相对于传统的设计方法，应用FPGA技术除了具有测量的准确度高和设备的稳定性强等优点外，更有系统集成度高、简单灵活、体积小、易于升级扩展和成本低廉等优点，因此通过编程在 FPGA中实现高精度时间间隔测量具

13、有深远的意义。时统设备是时间统一系统的重要组成部分，它向用户提供标准时间频率信号，所以 时统设备的性能已关系到整个时间统一系统各点的时间频率同步精度和稳定性，同时也 关系到终端用户获取的时间频率信号的准确性和稳定。因此，时统对提高时统设备的定 时、校频性能的研究具有重要意义，而可驯钟技术是时统设备实现定时校频功能的主要方法之一2。典型的时统设备如图1.1所示。图 1.1 典型时统设备原理图频率标准是时统设备的心脏，由于对站间同步误差和时统设备守时能力的要求不断提高，对时统设备的频率标准要求也越来越高。以往时统设备大多配置高稳定石英晶体 频率标准，由于受准确度的限制以及需要较长的开机预热过程等问

14、题影响，在高精度求场合，单一的石英晶体频率标准已不能满足要求，组合型频率标准应运而生。组合型频率标准将不同性能优势的频率标准，采用电子电路组合成比单个频率标准性能指标更 为优良的频率标准，即可驯钟技术。例如，时统设备曾采用铷原子频率标准输出的标准 频率信号锁定高短稳石英晶体频率标准，使其输出的信号既有高频率准确度，又有良好 的短期频率稳定度。组合型频率标准是在现有频率标准无法满足时统设备对标准频率信 号指标的全面要求的情况下采用的，它可发挥参加组合不同频率标准在某个或者某些指 标方面的优势，如石英晶体频率标准在秒以下的频率稳定度好、铯原子频率标准准确度 高、氢原子频率标准 10s以上的频率稳定

15、度好等。近年来出现了另一种组合形式，即将频率标准与精密校频接收机相结合，利用接收到的标准时间频率信号校准本地频率标准的频率，使本地频率保持较高的准确度。这种组合 形式的代表为：GPS可驯石英晶振、GPS可驯铷钟。众所周知，石英晶体频率校准由于受 到晶体老化等因素的影响，输出频率有较大的老化率，重现性也较差。铷原子频率标准的 重现性是原子频率标准中的最差者，同时漂移率也是最大的。组合型频率标准接收机接收GPS、GLONASS、我国的北斗、长波等标准时间频率信号，使本地频率标准的频率跟踪频 率时间频率信号从而达到减小重现性、同时减少老化或漂移对频率标准的影响3。GPS技术是目前使用广泛的技术之一。

16、GPS技术提供了一个在全球范围内将时间同 步控制在几纳秒内的手段，运用GPS技术的优良特性来控制本地振荡器的可驯钟技术也得到了的深入研究和广泛的使用。然而其它能提高精度时间频率源的系统(如俄罗斯的 GLONASS、我国的北斗以及长坡等)都因时间间隔精度的原因没能得到广泛的应用，相信随着我国北斗系统的不断发展和完善、长波授时台的改造以及欧洲伽利略系统的建成，基于各种高精度时间频率源的可驯钟必将得到更深广的研究和应用。图 1.2为GPS可驯钟系统，它通过 GPS接收机得到标准的 1ps信号作为参考标准，将其与本地晶振产生的1ps信号同时输入高分辨率的时间间隔计数器，进而得到时差，再将这个时差值送入

17、主控制器(通常是一个单片机)进行处理得到一个电压控制信号，将高压控制信号送给压控振荡器来控制本地晶振，通过这样的方式来改善本地晶振的输出。图 1.2 GPS可驯钟系统GPS可驯钟系统期望实现两个目标：在 GPS信号正常情况下，利用 GPS信号提高本地晶振准确度和长期稳定度；同时在失去GPS信号情况下还能提高本地晶振保持能力。达到这两个目的必须满足两个条件：提高稳定性必须对晶振噪声建模，建模准确必须提高测量精度和分辨率。对基于 FPGA 的时间间隔测量的研究，就是希望可以采用 FPGA 取代高分辨率时间间隔计数器，便于工程的应用。基于 FPGA 的时间间隔测量必将大大促进可驯钟技术的应用发展，从

18、而提高各类时统设备的应用范围4。1.2 国内外发展现状随着科学技术的发展，精密时间测量数字化技术在自动检测设备、激光探测、医疗图形扫描、相位测量、频率测量等研究领域得到广泛应用。美、日、欧等国家均对时间间隔测量技术作了大量研究，他们利用在集成电路即VLSI( Very Large Scale Integrated)领域的优势，发展了大量成熟的精确测量时间间隔的技术，用IC方式实现了TDC( Time to Digital Converter)。美国PTTI(Precision Time and Time Interval)年会决定每年对该专题进行讨论，美国国家科学院把它作为评估国家国防力量的重

19、要标志之一，并把它列为国家须大力发展的科学技术之一。相对来说，我国对这方面的技术研究还比较落后，一方面国外对 VLSI 技术控制严格，我国缺乏必要的技术交流和支持，完全是在空白的基础上进行研究；另一方面我国 VLSI 方面的研究起步比较晚，直到最近几年才相继有专家进行这方面的研究探索。近几年来，可编程ASIC技术、CPLD和FPGA迅速发展，其中FPGA的发展尤为显著，Xilinx公司的Virtex芯片,Virtex-E芯片和Virtex-II芯片，Altera公司的FPGA系列芯片都已经达到了ASIC的工艺水平。这些芯片具有很高的密度，可以在较高速的片上时钟下工作，例如Virtex-E系列芯

20、片的片上时钟已经可以达到400MHz。目前国外基于这种方法进行时间间隔测量的研究已较为成熟。用FPGA实现间隔测量设计，在国外论文中有大量介绍，比较典型的设计有两种， 一种是Jozef Kalisz,Ryszard Szplet等人提出的设计,他们的设计采用的是QuickLogic 公司的pASIC2系列FPGA。该FPGA是基于0.65微米的CMOS工艺，采用逆熔丝结构。在这系列FPGA的内部,构建差分延迟线(Differential DelayLine)，得到LSB为100-200ps 的系统。另一中典型的设计方式是Zielinski M 和 Chaberski D等人提出的,他们主要采用

21、XILINX公司的Virtex系列FPGA XCV300来实现4。该FPGA是五层金属0.22微米CMOS工艺，采用基于RAM的结构。该系统采用抽头延迟线法(Tapped Delay Line Method)，取得100ps的LSB。瑞典精密Pendulum公司，型号CNT-90，分辨率100ps；CNT-91，分辨率50ps。德国ACAM公司研发的高精度时间间隔测量芯片TDC-GP1，可提供两通道250ps或单通道 125ps分辨率的时间间隔测量，小量程测量范围为3ns7.6s，可用2个通道，大量程测量范围为60ns-200ms ,ACAM公司的TDC系列是以用CMOS处理器实现的数字化传播

22、时间的应用。采用半导体过程，TDC实际分辨率在30ps-300ps之间。在我国，基于 FPGA 实现的间隔测量设计也有了优秀的研究成果，刘莉利用 FPGA 设计的游标时间内插器测时分辨率可达到1ns5；周渭在频率和时间间隔测量方面做了 非常深入的研究工作，在时间内插方面，采用量化时延技术获得了400ps的测时分辨率；辛明采用一定长度的导线作为延迟单元，用量化时延技术获取了lns的测时分辨率；中国科技大学的宋健、安琪等采用FPGA设计的时间内插器测量分辨率可达到100ps。国产DL07-202电子测试仪，可在多种传感器的配合下测量导爆管、C4燃速和爆速等。10MHz石英晶体振荡器，显示6位LED

23、，时基精度10MHz+-30ppm，测量范围0-9999.9us，工作温度0-40摄氏度，相对湿度80%，计时分辨率0.1us。下面再介绍下时间间隔测量的研究方法：（1）传统的时间间隔测量方法包括：1） 直接计数法直接计数法是时间间隔测量技术中最基本的方法。直接计数法是基于脉冲的一种计数测量方法，又称为脉冲计数法。计数法中的脉冲是指参考时钟信号，参考时钟信号是直接计数法测时的时间基准。直接计数法的测量原理是基于同量纲物理量的比对，即用时基信号去填充被测时间间隔，通过对时基信号的脉冲计数来量化被测时间间隔。优点：原理简单，容易实现。缺点：精度只能达到ns级。2） 模拟内插法将输入信号起始的触发脉

24、冲与第一个计数脉冲之间的时间间隔和输入信号停止的触发脉冲与最后一个计数脉冲之间的时间间隔分别扩展1000倍，然后通过脉冲计数器测出单位周期的脉冲个数，并通过数据处理计数出实际时间间隔。优点：提高测试精度。3） 时间幅度转换法在电子测量中，对一个物理量的测量，可以将该物理量转换为其它物理量，通过测量转换后的物理量间接测量原物理量。在时间内插技术中，为了获取小于时基周期的测 时分辨率，可先将时间间隔转换为其它模拟量，再转换为数字量，这种方法又称时间幅度转换技术。即利用恒定的电流对电容进行充电，将时间转换为电压，然后采用高速的A/D进行转换，对该电压数字化并记录下当时的电压值。整个充放电过程就是把微

25、小时间间隔成倍数增大的过程，这种测量方法使用了RC等模拟电路，被称为模拟内插测时法。由于充放电过程中电压随时间的变化率不同，这种测量方法又称双斜式时间内插，测量精度与充放电电容的稳定性有很大关系。优点：实现很高的测量分辨率，转换时间短，等于A/D转换的时间。缺点：转换的非线性误差比较大、制作工艺较复杂。4） 长度游标法测量原理是依靠两个可启动振荡器来实现的，理论上能够同时实现高分辨率和大量程测量，但是由于设计上的困难，其分辨率往往只能在较短的时间内保持。因此，长度游标法通常结合插值法来测量。游标法测量的高分辨率是由两个可启动振荡器的高稳定度与高可靠性保证的。优点：高分辨率。缺点：不能适用于较长

26、的时间间隔测量中。5）量化时延法利用器件本身的延时特性，使事件信号通过这一系列的延时单元，依靠延时单元的延时稳定性，并在计算机的控制下对延时单元的状态进行高速采集和数据处理，从而实现对短时间间隔的精确测量。（2）改进的测量方法等效脉冲计数法,是基于数字移相技术的脉冲计数法的一种改进方法。通过锁相环对原始输入时钟信号 CLK 倍频和移相后得到CLK0、CLK1、CLK2、CLK3，4个时钟信号，频率相同，相位依次相差45，用这四路时钟信号的上升沿驱动四个相同的计数器对时间间隔闸门信号gate进行计数，同时利用这四路时钟信号的下降沿驱动另四个相同的计数器对时间间隔闸门信号gate进行计数6。1.3

27、 论文主要研究内容本文在时间间隔测量的理论基础上，对时间延迟内插法展开研究，由仿真结果得出了差分延迟内插法的优越性，并在 FPGA 中实现了差分延迟，提出了集成于FPGA内的设计方案，在 FPGA 中实现了测量方案的模块化设计，最后进行了整个系统的实验测试。测试结果表明：设计的时间间隔测量模块的分辨率约为 43ps，精度达到 200ps。本文创新点如下：(1) 提出了用FPGA实现精密时间间隔测量代替高精度时间间隔计数器。(2) 提出了通过FPGA实现了差分延迟内插法，得到差分延迟链的分辨率为43ps。(3) 设计了基于FPGA的时间间隔测量模块，最终设计的时间间隔测量模块的精度可达到200p

28、s。2 时间间隔测量的基本原理及方法测量是利用数学方法和物理手段获得被测量物以标准单位表示的数值的过程，是人类对自然界中客观事物取得定量认识的过程。对物理量的直接测量，实际上是一个比对过程。这个比对过程通常是将被测物理量和一个具有标称值的物理量进行比对，这两个物理量具有同一量纲，此时具有标称值的物理量起到的就是标尺的作用，测量的结果就是得到被测物理量与标尺的倍数关系。时间间隔直接测量方法主要有直接计数法和延迟时间内插法，间接测量方法主要有时间电压变换(TDC)、游标时间内插法和脉冲宽度压缩时间内插法7。2.1 时间间隔测量的一般技术指标2.1.1 准确度频率源的频率准确度，定义为它的时间频率值

29、与其频率标称值或定义值的相对偏差。当确定了一个频率源的准确度时，除初始频率标准外，都需要有一个可以作为“参 考”的频率标准。例如：铷原子频标，高稳定度石英晶体振荡器等。目前能够作为这种参考的频率源有：铯束频标、氢激射器频标、无线电标准时间和频率广播信号，以及任何一个准确度已知的频率源。测量一个频率源的准确度时，会受到以下因素影响：(1)参考标准的准确度和稳定度。(2)被测标准的稳定度。(3)测量方法和测量设备。鉴于以上因素的影响，在实际测量时，一般要求参考标准的准确度要比被测标准频率高一个数量级，设备测量误差要比被测标准准确度小一个数量级或少1/3。本论文提出的设计中目标精度是百皮秒，采用的参

30、考频标是原子钟输出的 10M 信号(精度 10-11)。2.1.2 频率稳定度频率稳定度是衡量频率源的一项最重要的指标，是频率源所给频率值不稳定成份的 定量描述。稳定度表示信号在给定时间段内频率偏差或时间偏差的统计特性估计，即频 率偏差或相位偏差相对于平均频率偏差或平均相位偏差的波动。其时域描述为：单位时 间间隔内频率平均值的随机起伏程度。在统计学上用方差表示频率稳定度。由于闪烁噪声对频率源的影响，经典方差在表征频率稳定度上有严重的缺陷，因此频率稳定度的数学表征目前一致采用的是Allan方 差(阿仑方差)。2.1.3 分辨率分辨率是衡量时间间隔测量的主要性能指标之一，是系统可以分辨的最小时间间

31、隔 的能量。通常用 LSB(Least Significant Bit)表示。2.1.4 精度精度又称为确定度，即实际测量结果的偏差，精度以下几部分组成：(1) 量化误差：量化误差是系统在时间数字化过程中产生的误差。(2) 非线性：由于模数转换过程中恒流源的不稳定性和延迟线电长度的不均匀性， 非线性必然存在。(3) 抖动：器件内部噪声、外部时钟信号相位不稳定、电源纹波都会引起系统的抖 动。随着时间间隔测量精度要求的不断提高，抖动成为了主要的误差来源8。2.2 直接计数法直接计数法是时间间隔测量技术中最基本的方法。直接计数法是基于脉冲的一种计数测量方法，又称为脉冲计数法。计数法中的脉冲是指参考时

32、钟信号，参考时钟信号是直接计数法测时的时间基准。直接计数法的测量原理是基于同量纲物理量的比对，即用时基信号去填充被测时间间隔，通过对时基信号的脉冲计数来量化被测时间间隔。为了提高脉冲计数法的测时分辨率，需要提高时基信号的频率。目前，获取高频的时基信号已经不是难题，将锁相环(PLL)技术结合高稳定度晶体振荡器就可以产生高稳定度的高频时基信号。但时基频率提高给脉冲计数法中计数器的设计带来了新的挑战。考核计数器速度的参数是最大计数频率，当计数器的时钟信号频率高于最大计数频率时，计数器将无法正常工作。计数器的位宽限制了计数器的最大计数频率，随着位数的增多，计数器的最大计数频率呈现降低的趋势。计数器的位

33、宽决定脉冲计数法的测量范围(即量程)，计数器的宽度每增加一位，测量范围就能够扩大一倍。在采用脉冲计数法测量时间间隔的过程中，测量分辨率和量程之间存在矛盾9。2.3 时间内插法在时间间隔的测量过程中，直接计数法的分辨率远远不能满足测量要求，人们不断探索的其它方法的过程中发现，时间内插方法是提高时间分辨率的有效方法。时间内插是在低分辨时基的基础上，获取高精度的一种测时技术。早期的时间内插是采用抽头同轴电缆来实现的，由于电缆体积太大，很难实现一致性很好的精确时间延迟，电缆延迟线逐渐被淘汰。随着半导体工业的不断发展和技术的进步，出现了越来越多的时间内插方法，主要有：模拟内插法、游标内插法，延迟内插法等

34、10。2.3.1 内插基础在时间内插技术中，延迟线技术最为基础。在ASIC设计中，用基本的CMOS门作为时间内插单元，是一种最简单直接的方法。现代CMOS工艺的门延迟在100ps的量级，因此时间测量的精度就可以提高到100ps量级。时间内插的测量分辨率比时基周期小，如图2.1所示，T0是被测事件信号上升沿与时基信号上升沿之间的时间间隔，T1是事件信号下降沿与时基信号上升沿之间的时间间隔，T0和T1是时间内插的测量对象。通过时间内插，可以将T0和T1这些小于时基周期的微小时间间隔进一步量化。图2.1的下半部分是T0和T1的放大示意图，箭头代表进一步量化的刻度。图 2.1 时间内插原理示意图在一些

35、情况下，时间内插测量对象是事件信号上升沿与前面时基上升沿之间的时间 间隔，时基信号周期是已知的固定值时，就算对两种不同测量对象进行测量也可以达到同样的内插效果。2.3.2 模拟内插法在电子测量中，对一个物理量的测量，可以将该物理量转换为其它物理量，通过测量转换后的物理量间接测量原物理量。在时间内插技术中，为了获取小于时基周期的测时分辨率，可先将时间间隔转换为其它模拟量，再转换为数字量，这种方法又称时间幅度转换技术。综合诸多电子元器件的特性，可以发现电容与时间的关系较为密切。式 2.1 是一个 RC充放电电路中电容两端电压的表达式。 V (t ) = V0 (1 e-t/RC) （2.1）式 2

36、.1中充放电电压 V(t)是时间的函数，式 2.1将被测微小时间间隔和电压变量建立了映射关系，通过对电压精确测量可以间接测量微小时间间隔，电压的精确测量又可以转换为对另一个较长的时间间隔测量。在具体电路实现中，采用两个标准恒流源，两 个电流源的电流值相差很大，分别作为充放电电流，通过电容充放电过程实现微小时间 间隔测量。整个充放电过程就是把微小时间间隔成倍数增大的过程，这种测量方法使用了 RC 等模拟电路，被称为模拟内插测时法。由于充放电过程中电压随时间的变化率不同，这 种测量方法又称双斜式时间内插，测量精度与充放电电容的稳定性有很大关系。2.3.3 游标内插法游标内插测时的方法来源于游标卡尺

37、工作原理，在游标内插的方法中使用两个频率相差很小的时钟，一个作为主时钟，另一个为从时钟即游标时钟。游标法的测量原理(如图2.2游标法测量原理示意图)是依靠两个可启动振荡器来实现的，在时间间隔的开始时刻开启一个周期为T1的振荡器，在结束时刻开启另一个周期为T2的振荡器，而且T1稍大T2。然后对这两个振荡器分别计数，直到这两个振荡器输出 的频率信号相位重合。此时周期为T1的振荡器计数表示的时间和周期为T2的振荡器计数 表示的时间之差就是被测的时间间隔信号。游标法测量的高分辨率是由两个可启动振荡器的高稳定度与高可靠性保证的，但是在对较长时间的时间间隔测量中，这种方法比较实现。图 2.2 游标法测量原

38、理示意图理论上游标法能够同时实现高分辨率和大量程测量，但是由于设计上的困难，其分辨率往往只能在较短的时间内保持。因此，游标法通常结合插值法来测量，与模拟内插法和时间幅度转换法类似，先利用直接计数器进行粗测，然后再采用游标法进行高分辨 率测量。游标法优点在于能准确地测出少于一个延迟单元的时间，使得测量精度得以提高。 但随着测量精度的提高，使用的器件数量将增多，测量误差将增大。测量精度主要依赖于延迟链的稳定度，测量范围有限。2.3.4 延迟内插法延迟时间内插技术，也称时钟移相法。所谓移相是指对于两路同频信号T，以其中一路为参考信号，另一路相对于该参考信号做超前或滞后的移动形成相位差。时钟移相有许多

39、种方法，其中数字移相可采用延迟实现，用延迟时间的长短来决定两个时钟信号间的相位差。在数字移相的具体电路中，如果延迟时间选择合适，采用多少级延迟，就可以有多少个同频时钟。如果这些延迟单元的延迟相等，并且延迟总和等于时钟周期T，那么测量分辨率就等于延迟单元的延迟，每个延迟单元输出信号与输入信号同频，在相位上延迟了2/T，触发器为记录装置，Qi(0iN )为锁存输出，触发器输出为温度计(thermometer)码。图2.4中的开始信号为事件信号，结束信号为时基信号。这种内插技术转换率较高，适用于实时测量系统。延迟时间内插技术是通过延迟单元，将一个时钟周期内的时间间隔进一步量化，这种延迟内插技术又为量

40、化时延法。图 2.3 延迟内插技术示意图延迟单元的延迟特性决定了内插测量的分辨率。在延迟内插技术中，由许多延迟相等的延迟单元级联在一起形成一个延迟链。由于时间具有单向流逝的特点，人们很难将逝去的时间间隔无失真地进行再现。延迟内插技术就是通过延迟单元滞延了被测时间间隔的流逝过程，通过延迟链中位于不同空间位置的延迟单元来表征时间间隔的细微量化。从某种意义上讲，延迟内插技术是通过空间来换取时间的一种技术手段。目前，延迟内插技术是提高测时分辨率的主要技术，是如今国内外微电子和电子测量领域的研究热点，研究方向主要有延迟单元的设计工艺、延迟单元延迟的非均匀性评估及非均匀性的补偿和误差修正等。2.3.5 差

41、分延迟内插法差分延迟内插法将被测量时间间隔的开始信号和停止信号分别通过两路延迟链，其 中开始信号通过的延迟链中每个延迟单元的量化延迟时间应略大于停止信号通过的延 迟链中每个延迟单元的量化延迟时间。由于这个原因，两路信号经过各自的量化延迟电 路过程中，在某一时刻会出现理论上的重合点C。根据发生重合时所经过的延迟级数可以计算出被测量的时间间隔。差分延迟线结构是由两组延迟单元构成，其中一组延迟单元的延迟时间为1，另一组延迟单元的延迟时间为2，每一对延迟单元之间搭配一个触发器。与基本延迟线结构相同，延迟单元是电平触发，而触发器是边沿触发。采用这种差分延迟线结构，最终系统分辨率为： = 1 2 (2.2

42、)其中1 略大于 2 。采用差分延迟得到的输出结果，与基本延迟线结构的结果相同，是一个类似于温度计结构的输出，即一连串 1后加一连串 0，在 1和 0跳变时说明出现重合点。3 基于 FPGA 的时间内插法的研究微电子技术的飞速发展，给时间间隔测量带来了新的革命，尤其是可编程逻辑设计技术的出现。国内外学者利用可编程逻辑设计技术，不断的改进测量方法，使对时间间隔的测量朝着高速率高精度的方向发展。基于延迟时间内插的时间间隔测量法在可编程 逻辑设计的基础上得到了很好的实现和应用，近年来，在可编程逻辑器件(FPGA)单片上实现时间间隔测量已有大量成功的例子，同时，可编程逻辑器件(FPGA)与 ASIC相

43、比，具有开发周期短，灵活性强的特点，因此通过编程在FPGA中实现高精度时间间隔测量具有深远的意义11。3.1 可编程逻辑器件简述随着微电子设计技术与工艺的迅猛发展，创造了数字化时代，数字集成电路不断的 自我更新，它由电子管、晶体管、中小规模集成电路、超大规模集成电路(VLSIC)逐步发展到今天的有特定功能的专用集成电路(ASIC)。ASIC的出现降低了产品的生产成本，提高了系统的可靠性，缩小了设计的物理尺寸，推动了社会的数字化进程。但是ASIC因其设计周期长，改版投资大，灵活性差等缺陷制约着它的应用范围。硬件工程师希望 有一种更灵活的设计方法，这种灵活的方法可以根据需要，在实验室就能设计，可以

44、随时更改大规模数字逻辑，随时研制自己的 ASIC并马上投入使用，这是提出可编程逻辑 器件的思想。可编程逻辑器件随着微电子制造工艺的发展取得了很大的进步。今天的可编程逻辑 器件已经发展为可以完成超大规模的复杂组合逻辑与时序逻辑的复杂可编程器件(CPLD)和现场可编程逻辑门阵列(FPGA)。新一代的 FPGA 甚至集成了中央处理器(CPU)或(DSP)内核，在一片FPGA上进行软硬件协同设计，为实现片上可编程系统(SOPC，System On Programmable Chip)提供了强大的硬件支持12。现场可编程门阵列(FPGA)及复杂可编程逻辑器件(CPLD)的出现，让方便快捷的实 现时间间隔

45、测量成为可能。基于TDC的高精度时间间隔测量方法，就是利用信号在介质中传输稳定这一特点进行设计的。这种方法在时频测控领域有着广泛的用途，可应用于激光定位系统、数字集成电路动态参数的检测装置等高精度测量。基于TDC的高精度时间间隔测量系统与其它时频测量系统相比具有电路结构简单、运算量少、体积小等优点。3.1.1 FPGA 的发展可编程逻辑器件是大规模集成电路技术发展的产物，是一种半定制的集成电路，结合计算机软件可以快速、方便地构建数字系统。广义上讲，可编程逻辑器件是指一切通过软件手段更改、配置器件内部连接结构和逻辑单元，完成既定设计功能的数字集成电路。早期的可编程逻辑器件主要包括可编程只读存贮器

46、(PROM、紫外线可擦除只读存贮 器(EPROM)和电可擦除只读存贮器(EEPROM)三种。由于结构的限制，它们只能完成简 单的数字逻辑功能。随后，出现了一种结构上稍复杂的可编程芯片，即可编程逻辑器件 (PLD)，它的应用和发展不仅简化了电路设计，降低了开发成本，提高了系统的可靠性，而且给数字系统的设计带来了革命性的变化。目前常用的可编程逻辑器件主要有简单的 逻辑阵列(PAL/GAL)、复杂可编程逻辑器件(CPLD)和现场可编程逻辑阵列(FPGA)等三大类13。本论文采用的是FPGA芯片。3.1.2 FPGA 的结构及工作原理FPGA是在CPLD的基础上发展起来的新型高性能可编程逻辑器件，它一

47、般采用SRAM 工艺，也有一些专用器件采用Flash工艺或反熔线(Anti-Fuse)工艺14。FPGA的基本组成部分有可编程输入/输出单元、基本可编程逻辑单元、嵌入式块 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等，如图 3.1所示。图 3.1 简化的 FPGA 结构原理图本论文选取的是 Altera公司的 FPGA芯片，因此下面主要以 Altera公司的 FPGA芯片为例介绍 FPGA 的基本结构和工作原理。3.1.3 FPGA 设计基础(1) 开发平台本文时间间隔测量的研究是基于Altera公司的FPGA，使用的开发软件QuartusII是 Altera公司开发的综合性 PLD开发软件15，这款软件不但支持MAX器件和MAX II系列 CPLD，也支持最新的 FPGA器件，如 Cyclone，Cyclone II，Cyclone III和Stratix等大规模 FPGA器件。Altera公司于2009年发布的Quartus II 9.0全面支持Altera的收发器FPGA和 HardCopy ASIC 系列产品，可以完成 Altera CPLD、FPGA和 HardCopy