EDA课后答案.docx

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1、EDA课后答案第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P34 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的

2、硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 1-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具

3、体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得

4、优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P710 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P1112 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 第二章 2-1 叙述EDA的FPGA/CPLD设计流程。 P1316 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-

5、2 IP是什么?IP与EDA技术的关系是什么? P2426 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么? 答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3 叙述ASIC的设计方法。 P1819 答：

6、ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18 答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及

7、的EDA工具，及其在整个流程中的作用。 P1923 答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器；HDL综合器；仿真器；适配器；下载器。 第三章 3-1 OLMC有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P3436 OLMC有何功能? 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。 说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL是通过对其中的OLMC的编程和三种模式配置，实现组合电路与时序电路设计的。 3-2 什么是基于乘积项的可编程逻辑结构? P3334，40

8、答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL器件构成。 3-3 什么是基于查找表的可编程逻辑结构? P4041 答：FPGA是基于查找表的可编程逻辑结构。 3-4 FPGA系列器件中的LAB有何作用? P4345 答：FPGA系列器件主要由逻辑阵列块LAB、嵌入式存储器块、I/O单元、嵌入式硬件乘法器和PLL等模块构成；其中LAB由一系列相邻的LE构成的；FPGA可编程资源主要来自逻辑阵列块LAB。 3-5 与传统的测试技术相比，边界扫描技术有何优点? P4750 答：使用BST规范测试，不必使用物理探针，可在器件正常工作时在系统捕获测量的功能

9、数据。克服传统的外探针测试法和“针床”夹具测试法来无法对IC内部节点无法测试的难题。 3-6 解释编程与配置这两个概念。 P58 答：编程：基于电可擦除存储单元的EEPROM或Flash技术。CPLD一股使用此技术进行编程。CPLD被编程后改变了电可擦除存储单元中的信息，掉电后可保存。电可擦除编程工艺的优点是编程后信息不会因掉电而丢失，但编程次数有限，编程的速度不快。 配置：基于SRAM查找表的编程单元。编程信息是保存在SRAM中的，SRAM在掉电后编程信息立即丢失，在下次上电后，还需要重新载入编程信息。大部分FPGA采用该种编程工艺。该类器件的编程一般称为配置。对于SRAM型FPGA来说，配

10、置次数无限，且速度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可擦除的编程。 3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P5456 答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。 第四章 4-1：画出与下例实

11、体描述对应的原理图符号元件： ENTITY buf3s IS - 实体1：三态缓冲器 PORT (input : IN STD_LOGIC ; - 输入端 enable : IN STD_LOGIC ; - 使能端 output : OUT STD_LOGIC ) ; - 输出端 END buf3x ; ENTITY mux21 IS -实体2： 2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); 4-1.答案 4-2. 图3-30所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式

12、写出此电路的VHDL程序。选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。 4-2.答案 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41 IS PORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); -输入选择信号 a,b,c,d:IN STD_LOGIC; -输入信号 y:OUT STD_LOGIC);-输出端 END ENTITY; ARCHITECTURE AR

13、T OF MUX41 IS BEGIN PROCESS(s) BEGIN IF (S=00) THEN y=a; ELSIF (S=01) TH EN y=b; ELSIF (S=10) TH EN y=c; ELSIF (S=11) TH EN y=d; ELSE y y y y yNULL; END CASE; END PROCESS; END ART; 4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和ytmptmpnull; END case; END PROCESS; PR02:PROCESS(s1) BEGIN I

14、F s1=”0” THEN outy=a1; ELSE outy=tmp; END IF; END PROCESS; END ARCHITECTURE ONE; 4-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。 4-4.答案 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MULTI IS PORT(CL:IN STD_LOGIC; -输入选择信号 CLK0:IN STD_LOGIC; -输入信号 OUT1:OUT STD_LOGIC);-输出端 END ENTITY; ARCHITECTURE ONE

15、OF MULTI IS SIGNAL Q : STD_LOGIC; BEGIN PR01: PROCESS(CLK0) BEGIN IF CLK EVENT AND CLK=1 THEN Q=NOT(CL OR Q); Else null; END IF; END PROCESS; PR02: PROCESS(CLK0) BEGIN OUT1=Q; END PROCESS; END ARCHITECTURE ONE; 4-5.给出1位全减器的VHDL描述。要求： (1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出

16、，sub_in是借位输入。 (2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x y - sun_in = diffr) 4-5.答案 底层文件1：or2a.VHD实现或门操作 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY or2a IS PORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC); END ENTITY or2a; ARCHITECTURE one OF or2a IS BEGIN c =

17、 a OR b; END ARCHITECTURE one; 底层文件2：h_subber.VHD实现一位半减器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY h_subber IS PORT(x,y:IN STD_LOGIC; diff,s_out:OUT STD_LOGIC); END ENTITY h_subber; ARCHITECTURE ONE OF h_subber IS SIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0); BEG

18、IN xyz diff=0;s_out diff=1;s_out diff=1;s_out diff=0;s_out NULL; END CASE; END PROCESS; END ARCHITECTURE ONE; 顶层文件：f_subber.VHD实现一位全减器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY f_subber IS PORT(x,y,sub_in:IN STD_LOGIC; diffr,sub_out:OUT STD_LOGIC); END ENTITY

19、 f_subber; ARCHITECTURE ONE OF f_subber IS COMPONENT h_subber PORT(x,y:IN STD_LOGIC; diff,S_out:OUT STD_LOGIC); END COMPONENT; COMPONENT or2a PORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC); END COMPONENT; SIGNAL d,e,f: STD_LOGIC; BEGIN u1: h_subber PORT MAP(x=x,y=y,diff=d,s_out=e); u2: h_subber PORT MAP(x=

20、d,y=sub_in,diff=diffr,s_out=f); u3: or2a PORT MAP(a=f,b=e,c=sub_out); END ARCHITECTURE ONE; END ARCHITECTURE ART; 4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。 4-6.答案 MAX3256顶层文件 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MAX3256 IS PORT (INA,INB,INCK: IN STD_LOGIC; INC

21、: IN STD_LOGIC; E,OUT:OUT STD_LOGIC); END ENTITY MAX3256; ARCHITECTURE ONE OF MAX3256 IS COMPONENT LK35 -调用LK35声明语句 PORT(A1,A2:IN STD_LOGIC; CLK:IN STD_LOGIC; Q1,Q2:OUT STD_LOGIC); END COMPONENT; COMPONENT D -调用D触发器声明语句 PORT(D,C:IN STD_LOGIC; CLK:IN STD_LOGIC; Q:OUT STD_LOGIC); END COMPONENT; COMPON

22、ENT MUX21-调用二选一选择器声明语句 PORT(B,A:IN STD_LOGIC; S:IN STD_LOGIC; C:OUT STD_LOGIC); END COMPONENT; SIGNAL AA,BB,CC,DD: STD_LOGIC; BEGIN u1: LK35 PORT MAP(A1=INA,A2=INB,CLK=INCK, Q1=AA,Q2=BB); u2: D PORT MAP(D=BB;CLK=INCK,C=INC,Q=CC); u3: LK35 PORT MAP (A1=BB,A2=CC,CLK=INCK, Q1=DD,Q2=OUT1)； u4: MUX21 POR

23、T MAP (B=AA,A=DD,S=BB,C=E); END ARCHITECTURE ONE; 设计含有异步清零和计数使能的16位二进制加减可控计数器。 4-7.答案： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT16 IS PORT(CLK,RST,EN:IN STD_LOGIC; CHOOSE:IN BIT; SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0; COUT: BUFFER INTEGER RANCE 6553

24、5 DOWNTO 0); END CNT16; ARCHITECTURE ONE OF CNT16 IS BEGIN PROCESS(CLK,RST,SDATA) VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0); BEGIN IF RST=1 THEN -计数器异步复位 QI:=(OTHERS=0); ELSIF SET=1 THEN-计数器一步置位 QI:=SETDATA; ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN=1 THEN 检测是否允许计数 IF CHOOSE=1 THEN -选择加法计数 QI:

25、=QI+1; -计数器加一 ELSE QI=QI-1; -计数器加一 END IF; END IF; END IF; COUT=QI;-将计数值向端口输出 END PROCESS; END ONE; 第六章 6-1 什么是固有延时?什么是惯性延时?P150151 答：固有延时(Inertial Delay)也称为惯性延时，固有延时的主要物理机制是分布电容效应。 6-2 是什么?在VHDL中，有什么用处?P152 是什么? 答：在VHDL仿真和综合器中，默认的固有延时量，被称为延时。 在VHDL中，有什么用处?答：在VHDL信号赋值中未给出固有延时情况下，VHDL仿真器和综合器将自动为系统中的信

26、号赋值配置一足够小而又能满足逻辑排序的延时量；使并行语句和顺序语句中的并列赋值逻辑得以正确执行。 6-4 说明信号和变量的功能特点，以及应用上的异同点。P128P129 答：变量：变量是一个局部量，只能在进程和子程序中使用。变量不能将信息带出对它做出定义的当前结构。变量的赋值是一种理想化的数据传输，是立即发生的，不存在任何延时行为。变量的主要作用是在进程中作为临时的数据存储单元。 信号：信号是描述硬件系统的基本数据对象，其性质类似于连接线；可作为设计实体中并行语句模块间的信息交流通道。信号不但可以容纳当前值，也可以保持历史值；与触发器的记忆功能有很好的对应关系。 6-5 在VHDL设计中，给时

27、序电路清零(复位)有两种力方法，它们是什么? 解：设Q定义成信号，一种方法：Q=“000000”； 其中“000000”反映出信号Q的位宽度。第二种方法：Q0)；其中OTHERS=0不需要给出信号Q的位宽度，即可对Q清零。 6-6 哪一种复位方法必须将复位信号放在敏感信号表中?给出这两种电路的VHDL描述。 解：边沿触发复位信号要将复位信号放在进程的敏感信号表中。 边沿触发复位信号 . ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ:STD_LOGIC; BEGIN PROCESS(RST) BEGIN IF RSTEVENT AND RST=1 THEN QQ0)

28、; END IF; END PROCESS; Q1=QQ; END; 电平触发复位信号 . ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ:STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF RST=1 THEN QQ0); END IF; END PROCESS; Q1=QQ; END; 6-7 什么是重载函数?重载算符有何用处?如何调用重载算符函数? 答：什么是重载函数? 根据操作对象变换处理功能。 重载算符有何用处? 用于两个不同类型的操作数据自动转换成同种数据类型，并进行运算处理。 如何调用重载算符函数?采用隐式方式调用，无需事先声

29、明。 6-8 判断下面三个程序中是否有错误，若有则指出错误所在，并给出完整程序。 程序1: Signal A,EN : std_logic; Process(A, EN) Variable B: std_log ic; Begin if EN=l then B=A; end if; -将“B=A”改成“B:=A” end process; 程序2: Architecture one of sample is variable a，b，c:integer; begin c=a+b; -将“c=a+b”改成“c:=a+b” end; 程序3: library ieee; use ieee.std_

30、logic_1164.all; entity mux21 is PORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;); -将“;)”改成“)” end sam2; -将“sam2”改成“entity mux21” architecture one of mux2l is begin -增加“process(a,b,sel) begin” if sel= 0 then c:=a; else c:=b; end if; -应改成“if sel= 0 then c=a; else c=b; end if;” -增加“end process

31、;” end two; -将“two”改成“architecture one” 7-2 LPM_ROM、LPM_RAM、LPM_FIFO等模块与FPGA中嵌入的EAB、ESB、M4K有怎样的联系? 答：ACEXlK系列为EAB；APEX20K系列为ESB；Cyclone系列为M4K 第八章 8-1仿照例8-1，将例8-4单进程用两个进程，即一个时序进程，一个组合进程表达出来。 -解：的改写如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MOORE1 IS PORT(DATAIN: IN STD_LOGIC_VECTOR(1 DOWNT

32、O 0); CLK,RST: IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END MOORE1; ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4); SIGNAL C_ST,N_ST: ST_TYPE; BEGIN REG: PROCESS(CLK,RST) BEGIN IF RST=1 THEN C_ST=ST0; - Q=0000; ELSIF CLKEVENT AND CLK=1 THEN C_ST IF DATAIN=10 THEN N_ST

33、=ST1; ELSE N_ST=ST0; END IF; Q IF DATAIN=11 THEN N_ST=ST2; ELSE N_ST=ST1 ;END IF; Q IF DATAIN=01 THEN N_ST=ST3; ELSE N_ST=ST0 ;END IF; Q IF DATAIN=00 THEN N_ST=ST4; ELSE N_ST=ST2; END IF; QIF DATAIN=11 THEN N_ST=ST0; ELSE N_ST=ST3 ;END IF; Q N_ST=ST0; END CASE; END PROCESS COM; END behav; 8-2为确保例8-5

34、的状态机输出信号没有毛刺，试用例8-4的方式构成一个单进程状态，使输出信号得到可靠锁存，在相同输入信号条件下，给出两程序的仿真波形。 -解：改写如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MEALY1 IS PORT(CLK,DATAIN,RESET: IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0); END MEALY1; ARCHITECTURE behav OF MEALY1 IS TYPE states IS (st0,st1,st2,st3,st4); SIGNAL ST

35、X: states; BEGIN PROCESS(CLK,RESET) -单一进程 BEGIN IF RESET=1 THEN STX IF DATAIN=1 THEN STX=st1; END IF; IF DATAIN=1 THEN Q=10000; ELSE Q IF DATAIN=0 THEN STX=st2; END IF; IF DATAIN=0 THEN Q=10111; ELSE Q IF DATAIN=1 THEN STX=st3; END IF; IF DATAIN=1 THEN Q=10101; ELSE Q IF DATAIN=0 THEN STX=st4; END I

36、F; IF DATAIN=0 THEN Q=11011; ELSE Q IF DATAIN=1 THEN STX=st0; END IF; IF DATAIN=1 THEN Q=11101; ELSE Q STX=st0; Q=00000; END CASE; END IF; END PROCESS; END behav; 图8-6控制ADC0809采样状态图 - 根据图8-6状态图，采用Moore型状态机，设计ADC0809采样控制器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADCINT IS PORT(D: IN STD_LOG

37、IC_VECTOR(7 DOWNTO 0); -来自0809转换好的8位数据 CLK: IN STD_LOGIC; -状态机工作时钟 EOC: IN STD_LOGIC; -转换状态指示，低电平表示正在转换 ALE:OUT STD_LOGIC; -8个模拟信号通道地址锁存信号 START:OUT STD_LOGIC; -转换开始信号 OE:OUT STD_LOGIC; -数据输出三态控制信号 ADDA:OUT STD_LOGIC; -信号通道最低位控制信号 LOCK0:OUT STD_LOGIC; -观察数据锁存时钟 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8位数据输出 END ADCINT; ARCHITECTURE behav OF ADCINT IS TYPE states IS(st0,st1,St2,st3,st4); -定义各状态子类型 SIGNAL current_state,next_state: states:=st0; SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK: STD_LOGIC;-转换后数据输出锁存时钟信号 BEGIN ADDA=1;-当ADDA=0，模拟信号进入通道IN0；当ADDA=1，则进入通道INI Q=REGL;LOCK0=LO