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1、SRAM读写操作SRAM读写操作 SRAM的基本单元有3种状态：standby (电路处于空闲), reading (读)与writing (修改内容). SRAM的读或写模式必须分别具有readability与write stability. Standby 如果字线没有被选为高电平, 那么作为控制用的M5与M6两个晶体管处于断路，把基本单元与位线隔离。由M1 M4组成的两个反相器继续保持其状态，只要保持与高、低电平的连接。 Reading 假定存储的内容为1, 即在Q处的电平为高. 读周期之初，两根位线预充值为逻辑1, 随后字线WL充高电平，使得两个访问控制晶体管M5与M6通路。第二步是保
2、存在Q与Q的值传递给位线BL在它预充的电位，而泻掉BL预充的值，这是通过M1与M5的通路直接连到低电平使其值为逻辑0 (即Q的高电平使得晶体管M1通路). 在位线BL一侧，晶体管M4与M6通路，把位线连接到VDD所代表的逻辑1 (M4作为P沟道场效应管，由于栅极加了Q的低电平而M4通路). 如果存储的内容为0, 相反的电路状态将会使BL为1而BL为0. 只需要BL与BL有一个很小的电位差，读取的放大电路将会辨识出哪根位线是1哪根是0. 敏感度越高，读取速度越快。 Writing 写周期之初，把要写入的状态加载到位线。如果要写入0，则设置BL为1且BL为0。随后字线WL加载为高电平，位线的状态被载入SRAM的基本单元。这是通过位线输入驱动被设计为比基本单元相对较弱的晶体管更为强壮，使得位线状态可以覆盖基本单元交叉耦合的反相器的以前的状态。 总线行为 访问时间为70ns的RAM将输出有效数据在地址有效后的70ns时间之内。数据将继续保持有效约5-10 ns。起、落时间将影响有效时间槽约5 ns. 如果先读入低半段地址，将会多耗费30 ns 。
