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1、38译码器实验二 3-8译码器 一、实验目的： 1、通过一个3-8译码器的设计，巩固ISE软件的应用。 2、掌握ISE软件的综合与设计实现流程。 3、掌握设计约束的输入方法。 4、掌握组合逻辑电路的时序仿真方法。 二、 实验步骤： 1、启动ISE集成开发环境，新建一个工程。 2、为工程添加设计源文件。 3、对源文件进行语法检查，并改正错误之处。 4、对设计进行综合、翻译与映射。 5、创建UCF文件，添加I/O约束，锁定引脚。 6、对设计进行布局布线，生成布局布线后仿真模型。 7、输入测试基准波形文件。 8、进行时序仿真，修改设计中的错误，记录仿真结果。 三、实验报告 1、 写出3-8译码器的V
2、HDL源程序。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity decoder38 is port(g1,g2a,g2b:in std_logic; a,b,c:in std_logic; y:out std_logic_vector(7 downto 0); end decoder38; architecture Behavioral of decoder38 is begin process(g1,g2a,g2b,
3、a,b,c) variable temp:std_logic_vector(2 downto 0); begin temp:=g1&g2a&g2b; if temp=100then temp:=c&b&a; case temp is when 000 =y y y y y y y y y1); end case; else y1); end if; end process; end Behavioral; 2、 画出3-8译码器的测试基准波形文件，并画出3-8译码器正确的输出波形。 实验记录： 3、 记录3-8译码器时序仿真结果。 寄存器传输级示意图: 工艺视图: 引脚锁定图： 4、 分析仿真
4、波形与期望的输出波形是否一致，如不一致，说明原因。 所得仿真波形与期望的输出波形不太一致，这是因为时序仿真中存在延时。 5、 说明实验中遇到的问题及解决方法，写出实验总结。 第一次进行仿真时，波形中只有一些直线，不显示正确的波形，后来发现，是因为我没有保存tbw格式的文件，输出波形按上次的保存记录输出，所以不会得到想要的波形，但得出的波形还是异常，原来我没有将输出设置为binary类型，更改后得出了理想的波形。后来，我又对设计进行了综合、翻译、映射，创建了UCF文件、添加了I/O约束，锁定引脚操作，对设计进行了布局布线，这些都加深了我对ISE的认识和对设计的理解。总之，通过这次实验，我受益匪浅。
