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1、EDA实验报告三实验三：3-8译码器的设计 一、实验目的 1、学习Quartus II 7.2软件设计平台。 2、了解EDA的设计过程。 3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。 4、学习和掌握3-8译码器的工作和设计原理。 5、初步掌握该实验的软件仿真过程。 二、实验仪器 PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP，Quartus II 7.2设计平台。 三、实验步骤 1、创建工程，在File菜单中选择New Project Wizard，弹出对话框 如下图所示 在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层
2、文件实体名，和工程名一样。 2、新建设计文本文件，在file中选择new，出现如下对话框： 选择VHDL File 点击OK。 3、文本输入，在文本中输入如下程序代码： library ieee; use ieee.std_logic_1164.all; entity variable_decoder is port(A:in STD_LOGIC; B:in STD_LOGIC; C:in STD_LOGIC; Y:out STD_LOGIC_VECTOR(7 downto 0); end variable_decoder; architecture rtl of variable_decod
3、er is begin process(A,B,C) variable COMB:std_logic_vector(2 downto 0); begin COMB:=C&B&A; case COMB is when 000=YYYYYYYYYSet as Top-level EntityCtrl+Shift+J 接下来进行编译，点击processing-Start Compilation ，见下图 5、仿真验证，打开波形编辑器，新建一个波形仿真文件，如下图： 然后选择菜单“View” “Utility”“Node Finder”出现如下对话框，在“Filter”中选择“Pins：all”，再点
4、击“List”即在下边的“Node Found”框中出现本设计项目中所有端口引脚列表，并逐个拖到波形编辑器的窗口中。 接下来编辑输入信号波形，然后将编辑好的信号波形保存，点击波形仿真，仿真结果如下图所示： 6选择菜单“Tools” “Netlist Viewers”“RTL viewer”得到如下电路图： 7、引脚分配 选择菜单“Assignments” “Pins”命令，在分配编辑器的“Category”列表“Location pin”，出现如图引脚分配界面： 引脚锁定的器件平面视图： 四小结 通过这次上机，在quartus软件平台上对3-8译码器代码实现的操作，我们了解了3-8译码器的原理及VHDL语言的特点，对顺序语句运用更加熟练。对报错情况更加了解，能较快的找出并改正。
