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1、EDA 智能函数发生器EDA课程设计 题目： 智能函数发生器 专业：通信工程 班级：通信082 姓名：XXX 学号：xxxxxxxx 设计要求 智能函数发生器 要求：设计一个智能函数发生器，能够以稳定的频率发生递增斜波、递减斜波、三角波、梯形波，正弦波和方波。设置一个波形选择输入信号，通过此改变该信号可以选择以上各种不同种类的输出函数波形，系统具有复位功能。 设计方案：可选原理图输入法或VHDL语言，也可以两种方式结合使用。 设计报告 一、设计题目： 智能函数发生器 二、设计目标： 设计一个智能函数发生器，能够以稳定的频率发生递增斜波、递减斜波、三角波、梯形波，正弦波和方波。设置一个波形选择输
2、入信号，通过此改变该信号可以选择以上各种不同种类的输出函数波形，系统具有复位功能。 三、设计原理： 在此仅设计波形数据产生部分，至于把ROM输出的数据转换成模拟信号由D/A转换器完成，如DAC0832。设计框图如下： 六种波形数据ROM 时钟、复位使能信号 六种 波形数据 波形数据输出 地址发生器 地址信号 6选1多路选择器 波形数据产生部分由地址发生器、波形数据ROM和6选1多路选择器组成。本设计中各种波形数据均由64个点构成，所以设计64进制计数器作为地址发生器，将ROM中的波形数据依次循环输出。共有六种波形数据，由6选1多路选择器选择输出哪种波形数据，此数据经D/A转换器，可在示波器上观
3、察到各种波形。 upxdataaddress5.0inclockinstq7.0downxdataaddress5.0inclockinst1cnt64q7.0mux61trdataCQ5.0i07.0i17.0q7.0OUTPUTQ7.0CLKRSTENINPUTVCCINPUTVCCINPUTVCCCLKRSTENinst6address5.0inclockinst2q7.0i27.0i37.0i47.0i57.0txdataLINPUTVCCabaddress5.0inclockinst3q7.0cinst7MINPUTVCCsindataHINPUTVCCaddress5.0inclo
4、ckinst4q7.0fbdataaddress5.0inclockinst5q7.0设计原理图 四、设计内容： 1、地址发生器 地址发生器由64进制计数器充当，在时钟信号下依次循环地将各个ROM中的波形数据输出。 2、波形数据ROM 波形数据ROM中存有发生器的波形数据，通过QuartusII软件的LPM_ROM定制获得。本设计中，各个ROM地址线宽为6，数据线宽为8，波形数据均由64个点构成。 3、6选1多路选择器 五、仿真结果： 仿真说明： 1、引脚说明 CLK时钟信号 RST复位端 EN使能端 Q波形数据输出 6选1多路选择器的作用是根据波形选择输入信号把输入的六种波形数据选择一种输出
5、，送至D/A转换器。 H、M、L依次对应波形选择输入信号的高位、次高位、低位 2、波形数据输出Q仿真采用十进制显示，范围为0255。 H=0，M=0，L=0，选择输出递增斜波波形数据 H=0，M=0，L=1，选择输出递减斜波波形数据 H=0，M=1，L=0，选择输出三角波波形数据 H=0，M=1，L=1，选择输出梯形波波形数据 H=1，M=0，L=0，选择输出正弦波波形数据 H=1，M=0，L=1，选择输出方波波形数据 六、总结： 本设计是练习LPM_ROM模块VHDL元件定制、调用和使用方法，通过这次设计实验，掌握LPM_ROM模块VHDL元件定制、调用和使用方法，熟悉D/A与FPGA接口电
6、路的设计，进一步了解VHDL文本描述与原理图混合的设计方法。 七、附录： 1、64进制计数器cnt64.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt64 is port(CLK,RST,EN:in std_logic; CQ:out std_logic_vector(5 downto 0); end; architecture behav of cnt64 is begin process(CLK,RST,EN) variable CQI:std_logic_vector(5 downto 0); begin if RST=1 then CQI:=(others=0); elsif CLKevent and CLK=1 then if EN=1 then CQI:=CQI+1; end if; end if; CQ q q q q q q null; end case; end process; end body_mux61;
