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1、Error Verilog HDL errorError (10228): Verilog HDL error at test.v(1): module test cannot be declared more than onceError (10228): Verilog HDL error at beep.v(1): module beep cannot be declared more than once说明你在 setting中已经把这两个文件加进去了，已经加进去就不能再用include声明一次实体名和工程名要相同，一个工程可有多个模块构成，在顶层模块中调用其他模块就可继续追问：按照你
2、说的做了 确实没有问题了 可是烧程序进去的时候 只有combine的程序烧进去了test 和 beep的程序还是没有烧进去应该怎么弄配置管脚的时候都没有出现test 和 beep设置的输出与输入想知道到底怎么样可以一起烧进FPGA中去补充回答： 关键你在 顶层模块 combine 中有没调用 子模块进行运用，如果只是把子模块加进来时没用的，在顶层模块中要写出子模块的输入输出，并在接下来语句中进行例化配置，将双方管教匹配上2.Error (10170): Verilog HDL syntax error at Verilog2.v(4) near text ,; expecting =哪位大虾帮
3、帮忙 module mux4 (A,B,C,D,sel,sum);input A,B,C,D,sel;output sum;assign temp1,temp2;always(sel or A or B or C or D)begintemp1 = sel ? A:C;temp2 = sel ? B:D;endalways (temp1 or temp2)sum = temp1 + temp2;endmodule用quartus时报错答：什么叫assign temp1,temp2；明明应该是wire temp1,temp2;追问Error (10137): Verilog HDL Proced
4、ural Assignment error at Verilog2.v(10): object temp2 on left-hand side of assignment must have a variable data type 按你的改完之后还是编译错误啊回答失误。没仔细看。always的声明，不应该用wire，是Reg类型。你用的assign是用来wire赋值的，比如assign temp1 = temp2+2; 这个时候要把temp1声明称wire。初学时，这些个wire reg assign很容易弄不明白。也就是应该改成reg temp1,temp2;追问大虾 还是没懂啊 我已经把assign改成wire了 并不想用assign赋值，只是想声明两个中间变量而已，大虾帮忙仔细看看 如何才能编译通过 万分感谢回答.你记住，常用的几种变量的类型是这样区分的。always 括号里不管是时钟触发还是单个变量触发，下面的等号左边数据，统统用reg。也就是你现在这个情况，应该用reg。如果是assign赋值，那么等号左边的应该是wire还有一种就是例化的模块，你如果不懂例化迟早要碰到。例化模块的输出数据类型也要设为wire这些都是最最常用的
