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FPGA分频器程序 设计一个1/5分频器。要求：编写设计模块；编写测试模型。 module fdivision(reset,clkin,clkout); input reset,clkin; output clkout; reg clkout; reg 2:0 count; always (clkin ) if(!reset) begin clkout=0; count=0; end else if(count = 4) begin count=0; clkout=clkout; end else count=count+1; endmodule timescale 1ns/1ns include./fdivision.v module homework1; reg Clkin,Reset; wire Clkout; always #50 Clkin=Clkin; initial begin Reset=1; Clkin=0; #1000 Reset=0; #100 Reset=1; end fdivision m(.reset(Reset),.clkin(Clkin),.clkout(Clkout); endmodule
