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1、FPGA教程QuartusII入门指南第一讲：QUARTUS II 安装及工程建立 .1 1. 1QUARTUSII安装 .1 1.1.1QuartusII安装文件夹内容 .1 1.1.2QuartusII安装步骤 .2 1.1.3QuartusII破解步骤 .3 1. 2工程建立.7 第二讲：VERILOG HDL语言的应用与仿真 .14 2.1分频器原理说明 .14 2.2编写VERILOG HDL程序 .14 2.3程序仿真 .24 第三讲：原理图方式编程及IP核调用 .35 第四讲：程序下载 .61 4.1引脚配置 .61 FPGA教程Quartus II 入门指南 第一讲：Quart
2、us II 安装及工程建立。 第二讲：Verilog HDL语言的运用及仿真。 第三讲：原理图方式编程及IP核调用。 第四讲：程序下载。 第一讲：Quartus II 安装及工程建立 1. 1QuartusII安装 本指南的QuartusII版本是QuartusII 7.2。 1.1.1QuartusII安装文件夹内容 从网上下载或是从其它地方考贝来的QuartusII7.2文件夹内包含两个文件：72_quartus_windows.exe和压缩文件Crack_QII72，如图1-1所示。 图1-1 QuartusII安装文件夹包含文件 1.1.2QuartusII安装步骤 双击72_quar
3、tus_windows.exe文件，出现QuartusII7.2对话框，如图1-2。 图1-2 QuartusII7.2对话框 点击Install按钮，开始安装，等待完成出现Quartus II 7.2 Setup安装对话框，如图1-3，点击Next，对话框变为图1-4所示，选择同意选项，点击Next，直到出现图1-5，单击Finish完成安装。 图1-3 Quartus II 7.2 Setup安装对话框 图1-4 Quartus II 7.2 Setup安装对话框 图1-5 Quartus II 7.2 Setup安装对话框 1.1.3QuartusII破解步骤 解压文件Crack_QII
4、72，出现四个文件license.DAT，Quartus_II_7.2_b151破解器.exe，sys_cpt.dll，读我.txt，如图1-6所示，其中读我.txt文件有破解说明。 图1-6 Crack_QII72文件夹包含文件 双击Quartus_II_7.2_b151破解器.exe打开Quartus_II_7.2_b151破解器，如图1-7所示。 图1-7 Quartus_II_7.2_b151破解器 点击浏览按钮在路径C:altera72quartusbin找到sys_cpt.dll文件，单击应用按钮，完成修补。 图1-8 Quartus_II_7.2_b151破解器 双击桌面Quar
5、tus II 7.2(32-Bit)快捷菜单如图1-9。 ，打开Quartus II 7.2软件，图1-9 Quartus II 软件界面 如图1-10所示，点击菜单Tools-License Setup，出现图1-11所示的Options对话框。 图1-10 点击License Setup选项 网卡IP 图1-11 Options对话框 复制Network Interface Card(NIC)ID选项内的数值，获取网卡IP。 打开License.txt文件，将复制的内容代替HOSTID的内容，并保存，关闭文件，如图1-12所示。 图1-12 license.txt文件内更新HOSTID 复
6、制更新好的license.txt文件到C:altera72路径下。 在步骤的Options对话框中，点击浏览，找到license.txt文件，如图1-13所示。 找到license.txt文件 点击ok完成破解 图1-13 更新license.txt文件 1. 2工程建立 双击桌面Quartus II 7.2(32-Bit)快捷菜单如图1-14。 ，打开Quartus II 7.2软件，图1-14 Quartus II 软件界面 点击菜单File-New Project Wizard打开工程向导，如图1-15，出现图1-16的工程向导。 图1-15 打开Quartus II 新建工程向导 图1
7、-16 Quartus II工程向导介绍 点击Next，出现图1-17所示的工程向导，选择工程路径，则工程名和顶层文件名自动出现，在此将工程名和顶层文件名可的Lab0-删除，如图1-18所示。 工程路径 工程名 顶层文件名 图1-17 Quartus II工程向导工程路径，工程名和工程顶层文件名 工程路径 工程名 顶层文件名 图1-18 修改后Quartus II工程向导工程路径，工程名和工程顶层文件名 点击Next，出现图1-19所示的工程向导，可增加已有文件，在此保持默认，不进行操作。 图1-19 Quartus II工程向导增加文件 点击Next，出现图1-20所示的工程向导，设置器件，
8、这与所使用的FPGA有关，在此使用的是Cyclone II系列的EP1C6Q240C8。 选择与硬件匹配的器件 图1-20 Quartus II工程向导器件设置 点击Next，出现图1-21所示的工程向导，EDA工具设置，可以加入第三方EDA工具，在此保持默认。 图1-21 Quartus II工程向导EDA工具设置 点击Next，出现图1-22所示的工程向导，总结前面所做的选择。 图1-22 Quartus II工程向导总结 点击Finish，完成工程新建向导，可观察到工程文件夹中包含工程相关文件，如图1-23所示，只要双击工程文件工程窗口如图1-24所示。 ，即可打开已有工程，图1-23
9、工程相关文件 资源管理栏 工程栏 编译状态显示 信息显示窗 图1-24 工程窗口 第二讲：Verilog HDL语言的应用与仿真 2.1分频器原理说明 本讲和第三讲的内容都是实现一个分频器，系统时钟为50MHz，通过分频产生一个频率为10KHz的方波信号，其中参数可变，易于产生不同频率的方波信号。 实现原理，计数器counter在系统时钟作用下，每一个系统时钟上升沿counter加1，直到2499(100us/2/20ns-1=2499)，分频dividers_out信号翻转，并且复位计数器counter，其原理如图2-1所示。 Tclk=20ns系统时钟clk计数器counter分频信号di
10、viders_out0+1.24990+1.24990翻转：由0变为1或由1变为0Tdividers_out/2=50us翻转：由0变为1或由1变为0图2-1 分频器原理 本讲用Verilog HDL语言形式实现分频器，下一讲用原理图方式实现分频器，通过这两讲，可以比较两种不同的编程方法。 下面讲述Verilog HDL语言形式实现分频器。 2.2编写Verilog HDL程序 接上讲，双击工程文件，打开工程，如图2-2所示。 图2-2 dividers工程 新建*.bdf文件,作为顶层文件，文件名一定要和工程名相同。其步骤如图2-3所示，点击File-New打开new窗口，选择Block D
11、iagram/Schematic File,如图2-4所示,新建好的*.bdf文件如图2-5所示。 点File菜单 点New菜单 图2-3 新建菜单 在新建窗口选择Block Diagram/Schematic File 图2-3 新建窗口 Block Diagram/Schematic File文件 图2-5 *.bdf文件 保存*.bdf文件。在*.bdf文件里画一导线，再删除，点击保存，文件名与工程名相同，如图2-6与图2-7所示，最后结果如图2-8所示。 点击保存按钮 按Delete键删除线 按住左键画线 选择画线 图2-6 在*.bdf文件中画线并删除 顶层文件名与工程名一致 点击保
12、存按钮 图2-7 另存为对话框 文件名改变 图2-8 保存后的dividers.bdf文件 (4)新建Verilog HDL文件。步骤如图2-9，2-10所示。 点File菜单 点New菜单 图2-9 点击新建菜单 在新建窗口选择Verilog HDL File文件 图2-10 新建窗口选择Verilog HDL File 在Verilog HDL文件中编写程序，并保存文件。步骤如图2-11，2-12所示。 编写文件 点击保存按钮 图2-11 编写Verilog HDL程序 文件名要与模块名一致 点击保存按钮 图2-12 保存Verilog HDL程序 将Verilog HDL文件生成符号文件
13、*.bsf，以供在*.bdf文件中调用。其步骤如图2-13所示。 点File菜单 单击 单击 图2-13 生成*.bsf文件步骤。 生成*.bdf文件的过程中，对此Verilog HDL文件进行初步编译，如果出错，则修改，直到编译通过才产生*.bdf文件文件，如图2-14所示。 dividers_v.bsf文件 图2-14 dividers_v.bsf文件 在顶层文件dividers.bdf文件中添加dividers_v.bsf文件，其步骤如图2-15，2-16，2-17所示。 双击打开dividers.bdf文件 双击dividers.bdf文件空白图2-15 打开dividers.bdf文
14、件 本工程内符号 在出现的符号窗口中，选择dividers_v， 安装程序时的符号，即IP核 出现符号形状，回车 图2-16 Symbol对话框 放置符号 图2-17 添加后dividers_v.bsf文件如果的工程窗口 给符号添加引脚。步骤为右击符号，选择Generate Pins for Symbol Ports选项，如图2-18，添加后结果2-19所示。 右击符号 单击 2-18 添加引脚步骤 添加的引脚自动命名 图2-19 添加引脚后结果 (10)编译程序。单击去掉。 按钮编译程序，信息栏显示编译结果，直到把所有错误2.3程序仿真 程序编译好后，可以通过仿真，观察波形，是否满足要求。下
15、面讲述程序仿真。 新建波形文件。其步骤如图2-20，2-21.2-22所示。 点击File 点击New 图2-20 单击新建菜单 点击Other File 选择波形文件 点击ok 图2-21 选择波形文件 配置区 引脚区 波形文件 图2-22 波形文件形式 波形文件中插入引脚。如图2-23，2-24，2-25，2-26，2-27，2-28所示。 右键 插入 插入针和总线 图2-23 插入引脚菜单 单击Node Finder 图2-24 插入引脚对话框 选择all 单击List 图2-25 引脚查找对话框 第步后出现所有引脚 第步后插入所有引脚 点击OK 点此，将所有引脚插入 图2-26 引脚查
16、找对话框 点击OK 图2-27 引脚插入对话框 引脚插入 图2-28 引脚插入 设置输入引脚。步骤如图2-29，2-30，2-31所示。 选中引脚 点击时钟 图2-29 设置输入引脚 设置时钟 图2-30 时钟对话框 设置好的时钟 图2-31 设置好时钟 设置结束时间。由于分频信号的周期是100us，为了能看全整个波形信号，在此设置结束时间为220us。步骤如图2-32所示。 单击Edit 单击End Time 图2-32 设置结束时间 更改End Time 单击OK 图2-33 结束时间对话框 保存波形文件。单击保存按钮，在另存为对话框中，输入下工程名一致的文件名，如图2-34所示。 和工程
17、名一致 图2-34 保存波形文件 仿真程序。点击仿真按钮示。 ，开始仿真，仿真成功显示成功对话框，如图2-35所图2-35 仿真成功对话框 观察仿真结果。本程序产生的波形为10KHz，结果如图2-36所示。 单击缩放按钮 双击可产生游标，用于测量 左键放大，右键缩小 图2-36 仿真结果 第三讲：原理图方式编程及IP核调用 本讲讲述用原理图的方式实现第二讲的内容。需要一个计数器、一个比较器、一个常数，其步骤如下。 接上讲，双击工程文件，打开工程，如图3-1所示。 图3-1 dividers工程 新建 *.bdf文件。原理图方式编程都是在*.bdf文件上操作。新建*.bdf过程如图3-2，3-3
18、，3-43-17所示。 点击 File 点击 New 图3-2 新建菜单 选择Block Diagram/Schematic File 点击OK 图3-3 新建对话框 新建好的*.bdf文件 图3-3 新建好的*.bdf文件 增加一计数器IP核。此计数器32位，具有复位功能。其步骤如图3-4,3-5所示。 双击空白处 图3-4 *.bdf文件 第步后出现 选择arithmetic 图3-5 符号对话框 拉动滚动第步后出现 选择lpm_counter 双击lpm_counter 图3-6 符号对话框 第步后出现 选择Verilog HDL 图3-7 lpm_counter管理器 修改名称 点击N
19、ext 图3-8 lpm_counter管理器 修改位数单击Next 图3-9 lpm_counter管理器 单击Next 图3-10 lpm_counter管理器 选择Clear复位 单击Next 图3-11 lpm_counter管理器 单击Next 图3-12 lpm_counter管理器 单击Finish 图3-13 lpm_counter管理器 单击空白处 第步后跟随鼠标出现 图3-14 *.bdf文件 单击保存 第步后跟随鼠标出现 图3-15 保存*.bdf文件 更改文件名 点击保存 图3-16 另存为对话框 保存后文件 图3-17 保存后dividers_bdf文件 添加比较器I
20、P核。其步骤如图3-18,3-192-30所示。 双击空白处 图3-18 双击dividers_bdf.bdf文件 点击向导 图3-19 符号对话框 点击Next 图3-20 向导管理器 选择Verilog HDL 添加文件名称 选择LPM_COMPARE 点击Next 图3-21向导管理器修改位数 选择大于等于 单击Next -图3-22向导管理器 单击Next 图3-23向导管理器 单击Next 图3-24向导管理器 单击Next 图3-25向导管理器 单击Finish 图3-26向导管理器 出现符号 图3-27 符号对话框 选择符号后回车 图3-28符号对话框 单击空白处 出现符号 图3
21、-29 dividers_bdf.bdf文件 出现符号 图3-30 dividers_bdf.bdf文件 添加常数IP核。其步骤如图3-31，3-323-38所示。 单击Tool 单击MegaWizard Plug-In Manager 图3-31 从菜单进入IP核向导 单击Next 图3-32 向导管理器 选择Verilog HDL 选择添加名称 LPM_CONSTANT 单击Next 图3-33 向导管理器 修改位数 修改参数 单击Next 图3-34 向导管理器 单击Next 图3-35向导管理器 单击Next 图3-36 向导管理器 选择对应符号，回车 图3-37符号对话框 单击后出现
22、 图3-38 dividers_bdf.bdf文件 建Verilog HDL文件，文件名fanzhuan。功能为使能上升沿时，信号反转，程序如图3-39所示，编程过程参考第二讲2.2节步骤相关内容。 图3-39 反转模块程序内容 布局与连线。将四个模块lpm_counter_dividers、lpm_compare_dividers、lpm_constant_dividers、fanzhuan布局好，并连线，添加输入输出引脚，最终如图3-40所示。 图3-40 divides_bdf.bdf文件 给divides_bdf.bdf产生符号文件。步骤如图3-41所示。 单击File 单击 单击 图
23、3-41 给当前文件创建符号文件菜单 顶层文件中加入divides_bdf模块符号，并连线。双击顶层文件dividers.bdf空白处，跳出符号对话框，如图3-42所示，选择divides_bdf模块符号，回车，最终连好线的顶层文件dividers.bdf如图3-43所示。 选择divides_bdf模块 回车 图3-42 符号对话框 图3-43 顶层文件dividers.bdf最终结果 编译程序。点击按钮，编译程序，修改错误，直到错误修改完成。 添加新加入引脚到波形文件。其步骤如图3-44，3-453-48所示。 双击打开波形文件 右键引脚区 单击Insert 单击Insert Node o
24、r Bus 图3-44 波形文件增加引脚 单击Node Finder 图3-45 插入引脚对话框 单击List 点击OK 选择引脚 点击加入 图3-46引脚查找对话框 点击OK 图3-47 插入引脚对话框 新增引脚 图3-48 波形文件中插入引脚 仿真程序。点击编译程序，编译结果如图3-49所示。 波形仿真结果，两种方法产生的波形效果一样 图3-49 波形仿真结果 第四讲：程序下载 本讲讲述程序下载步骤，内容包括引脚分配、下载配置、下载。硬件为本实验室的FPGA信号转接板，FPGA是U50芯片，型号为EP1C6Q240C8。 4.1引脚配置 分配引脚。引脚对应关系如表4-1所示，分配引脚步骤如
25、图4-1，4-2所示。 引脚名称 clk dividers_out divider_out_bdf FPGA管脚 29 127 156 点击Assignment 点击Pins 外部接口 FPGA_CLK2 JP29-5 JP29-6 图4-1 引脚分配菜单 双击输入引脚 图4-2 引脚分配界面 单击保存 分配完所有引脚 图4-3 引脚分配结果 保存后引脚分配结果出现在引脚旁边 图4-4 保存引脚分配后现象 设置未用引脚。未用引脚设置为三态输入，如果设置为输出很容易烧坏芯片。其步骤如图4-5，4-6，4-7，4-8所示。 点击Assignment 点击Device 图4-5 芯片设置菜单 点击D
26、evice and Pin Option 图4-6 芯片设置对话框 选择Unused Pins 下拉列表中选择As input tri-stated 单击确定 图4-7 设置未使用引脚 单击OK 图4-8 芯片设置对话框 编译工程，使改变生效。单击编译工程。 连接外部硬件。JTAG下载线一端连计算机D25，另一端连JP32；示波器地接JP29的1脚，通道1接JP32的5脚，通道6接JP32的6脚。 检查电路，给FPGA信号转接板上电。 打开下载对话框，设置下载配置，其步骤如图4-9，4-10，4-11，4-12，4-13,4-14所示。 单击下载按钮 单击Hardware Setup 图4-9 程序下载界面 下拉列表选择ByteBlasterII 单击 Close 图4-10 硬件设置对话框 下拉列表选择JTAG 选中选项 单击Change File 图4-11 程序下载界面 选择文件dividers.sof 单击打开 图4-12 选择下载文件 单击Start按钮开始下载 重复步骤确定未用引脚为三态输入 图4-13 程序下载界面 下载成功进程显示100% 图4-14 下载成功界面
