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1、vhdl期末考试复习题大全VHDL复习 一问答题 1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？ l 信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。信号赋值语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。 l 信号赋值符号为“qqqq=d； l END CASE； l 答案：CASE语句缺“WHEN OTHERS”语句。 2.已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_V
2、ECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC类型的输入端口，请判断下面给出的程序片段： l LIBRARY IEEE； l USE IEEE.STD_LOGIC_1164.ALL； l ENTITY add IS l PORT； l END add； l ARCHTECTURE add_arch OF add IS l CONSTANT a:INTEGER=2； l BEGIN l data_out=( data_in1+ data_in2) * a； l END addsub_arch； 答案：常量声明时赋初值的“=”符号应改用“:=”符号。 3.已
3、知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段： l ARCHITECTURE test_arch OF test IS l BEGIN l SIGNAL B：STD_LOGIC； l QQQ=0； l END CASE； l END archtest； 答案：CASE语句应该存在于进程PROCESS内。 EDA知识要点： 1、 2、 3、 4、 5、 目前流行的HDL语言有那些？； 什么是ASIC。 VHDL是由什么机构制定并公布的。 VHDL的两大类基本描述语句是什么。 MAX+PLUS平台上，原理图、仿真波形文件、VHDL文件的扩展名 是什么？ 6、 7、 8、 9、 结构
4、体常见的功能语句有那些？ 子程序分为那两类，其结构为什么。 信号与变量的赋值有何区别？。 可编程器件分为哪些类？ 10、 VHDL中常见的库有那些？。 11、 不完整的条件语句与完整的条件语句生成的电路有何区别 12、 VHDL的标识符由什么构成。 13、 VHDL中预定义数据类型有那些？。 14、 CASE语句使用当中的注意事项。 15、 目前国际上较大的PLD器件制造公司有那几家公司。 16、 VHDL数据对象有什么 17、 赋值语句分哪些类，分别写出一句赋值语句。 18、 实现时序电路和逻辑组合电路分别用什么语句实现，分别写出他们的一般表式。 19、 简述元件例化语句组成及语句格式。 2
5、0、 数据对象有哪些种，分别写出定义这些数据对象的一般表述格式。 21、 简述进程语句的使用要点？ 22、 写出VHDL常用的顺序语句的名称。 23、 简述VHDL逻辑操作符的种类及所允许的操作数的数据类型。 24、 EDA技术的含义。 25、 VHDL语言中的逻辑操作符有那些？ 26、 目前较流行的集成EDA开发环境有那些？ 27、 简述EDA技术的CPLD/FPGA的设计流程。 28、 写出实体中的PORT语句结构并说明其作用。 29、 简述EDA技术经历了那几个发展阶段。 30、 写出元件例化语句语句格式，并说明其作用。 31、 试比较图形输入法和文本输入法有何优缺点？ 32、 结构体的
6、语言格式与作用。 33、 写出PROCESS语句结构的一般表达格式？ 34、 EDA技术常用的输入方法有？ 35、 什么是实体和结构体，其功能是什么？， 36、 MAX+puls的编辑窗口有那几种，分别是什么？ 37、 MAX+puls的原理图输入法、文本输入法、波形输入法生成的文件扩展名为？ 38、 VHDL的操作符有那几大类？每一类的操作符分别是什么？每一类操作符可以对那些数据进行操作？ 39、 VHDL中如没有特别的说明算术操作符 + 号对应的操作数为什么类型 40、 可编程器件分为哪两类 41、 标准逻辑位数据类型常用的数值有哪几种？ 42、 在VHDL语言中常见的的数据类型有那些？
7、43、 完整的条件语句将产生什么电路，不完整的条件语句将产生什么电路。 44、 信号和变量有什么区别？ 45、 VHDL作为工业标准，是由那个机构制定并公布的。 46、 实体部分的端口模式有四个类型。 47、 从执行方式看VHDL的基本描述语句包括哪两大基本描述语句？ 48、 VHDL文件存盘时，其主文件名应与实体名一致，扩展名应为什呢 49、 硬件描述语言(HDL)的种类很多？ 50、 简述元件例化语句的语句格式及关联方法。 EDA综合设计设计题 1、用两种以上的按照下图设计一个四选一多路选择器 2、使用元件例化语句编写下图所示的顶层文件，其中adder_1为一个由原理图输入法设计的完整的设计实体。 3、已知4位全加器电路原理图如下，请用元件例化语句编写其程序。 4、用VHDL语言编写下图所示的七段显示译码器。 D0D1D2D3a(X6)b(X5)c(X4)d(X3)e(X2)f(X1)g(X0)七段数码管afedgbc七段译码器5、用VHDL设计一个三位十进制的，带有使能控制端口enable、异步清零端口rst、同步预置控制端口load和预置数据输入端口date的计数器。 6、编写一个D触发器的硬件描述语言程序，要求实现上升沿触发。 7、使用IF语句设计一个带有异步复位和置位、同步预置的4位2进制加法计数器。
