《verilog数字系统设计教程 夏宇闻编著 课后习题答案 考试重点.docx》由会员分享，可在线阅读，更多相关《verilog数字系统设计教程 夏宇闻编著 课后习题答案 考试重点.docx（2页珍藏版）》请在三一办公上搜索。
verilog数字系统设计教程 夏宇闻编著 课后习题答案 考试重点练习2 1/2分频，相位相反 练习3 利用10MB的时钟设计一个单周期形状的周期波形。Visio画图 设计代码 module zhouqiwave(reset,F10M,a); input reset,F10M; output a; reg a; reg 15:0b; always(reset or posedge F10M) if(!reset) begin a=0; b=0; end else begin if(b=199) begin a=a; b=b+1; end else begin if(b=299) begin a=a; b=b+1; end if(b=499) begin a=0; b=b+1; 设计框图 要求使用end else b=b+1; end end endmodule 仿真代码 timescale 10ns/10ns module zhouqiwave_tb; reg F10M,reset; wire a; always #5 F10M=F10M; initial begin reset=0; F10M=0; #5 reset=1; #6000 $stop; end zhouqiwave m(.reset(reset), .F10M(F10M),.a(a) ); endmodule
