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1、一位二进制全加器 一位二进制全加器的设计 一、实验目的 学习MAX+PLUSH II软件的基本使用方法。 学习EL-EDA-V型EDA实验开发系统的基本使用方法。 了解VHDL程序的基本结构。 二、实验内容 设计并调试好一个1位二进制全加器，并用EL-EDA-V型EDA实验开发系统进行系统仿真、硬件验证。设计1位二进制全加器时要求先用异或门和二输入端与非门设计出一个1位二进制全加器，再由VHDL语言描述该全加器。 三、实验条件 电脑。 开发软件：MAX+PLUSII。 实验设备：ELEDAV型、EDA实验开发系统。 拟用芯片：ACEX1K:EP1K100QC208-3。 四、实验设计 VHDL
2、源程序 -全加器的VHDL描述 1）.数据流描述法 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ADDER IS PORT ( A,B,CI: IN STD_LOGIC; SO,CO : OUT STD_LOGIC ); END ENTITY ADDER; ARCHITECTURE a OF ADDER IS BEGIN SO=A XOR B XOR CI; COS1,B1=C,C1=S2); U4:NAND_2 PORT MAP(A1=A,B1=B,C1=S3); U5:NAND_2 PORT MAP(A1=S2,B1=S3,C1=CO
3、); END art; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; entity XOR_1 is PORT(A1,B1: IN STD_LOGIC; C1:OUT STD_LOGIC); END XOR_1; architecture b OF XOR_1 IS BEGIN C1=A1 XOR B1; END b; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; entity NAND_2 is PORT(A1,B1: IN STD_LOGIC; C1:OUT STD_LOGIC); END NAND_2; ar
4、chitecture c OF NAND_2 IS BEGIN C1=A1 NAND B1; END c; 3)行为描述 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; - ENTITY ADDER IS PORT( A,B,C : IN std_logic; S,CO : OUT std_logic ); END ADDER; - ARCHITECTURE a OF ADDER IS SIGNAL SUM,A1,B1,C1:STD_LOGIC_VECTOR(1 DOWNTO 0); BEG
5、IN A1=0&A;B1=0&B;C1=0&C; SUM=A1+B1+C1; S=SUM(0); CO=SUM(1); END a; 仿真波形 4)管脚锁定 全加器引脚 EPF1K100QC208-3芯片 EDA实验开发系统 A Pin7 D2 B Pin8 D1 C Pin9 D0 S Pin37 LED1 CO Pin36 LED0 五、实验结果及总结 系统仿真情况 系统功能仿真结果与时序仿真结果分别如图1、图2所示： 图1、系统功能仿真结果 图2、系统时序仿真结果 从系统仿真结果可以看出，本系统完全符合设计要求。同时从系统时序仿真结果可以看出，从输入到输出有一定的延时，在20ms左右，这
6、正是器件延时特性的反映。 硬件验证情况 AIN接键1，BIN接键2，CIN接键3，SUM接发光二极管D1，COUT接发光二极管D2，一位二进制全加器硬件验证结果表如表1所示。从实验结果可以看出，本系统完全符合设计要求。 表7.2 ADDER的硬件验证结果 A B C S CO 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 1 1 实验过程中出现的问题及解决办法 经过绘制全加器的显示电路和三种输入VHDL描述语言，由于寄存器传输描述的实体说明没有加无符号数指令USE IEEE.STD_LOGIC_UNSIGNED.ALL而出现编译错误，通过分析编译错误原因而改正并再次全编译，直至出现全编译成功。接着进行仿真和引脚锁定再编译，出现正确，在EDA实验开发系统进行硬件测试。经测试实验结果完全正确。
