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1、任意分频的verilog语言实现1. 偶数倍分频 使用一模N计数器模块即可实现，即每当模N计数器上升沿从0开始计数至N-1时，输出时钟进行翻转，同时给计数器一复位信号使之从0开始重新计数，以此循环即可。偶数倍分频原理示意图见图1。 2. 奇数倍分频 占空比为X/(2N+1)或/分频，用模计数器模块可以实现。取0至2N-1之间一数值X(0，当计数器时钟上升沿从0开始计数到X值时输出时钟翻转一次，在计数器继续计数达到2N 时，输出时钟再次翻转并对计数器置一复位信号，使之从0开始重新计数，即可实现。 占空比为50的分频，设计思想如下：基于中占空比为非50的输出时钟在输入时钟的上升沿触发翻转；若在同一
2、个输入时钟周期内，此计数器的两次输出时钟翻转分别在与中对应的下降沿触发翻转，输出的时钟与中输出的时钟进行逻辑或，即可得到占空比为50的奇数倍分频时钟。当然其输出端再与偶数倍分频器串接则可以实现偶数倍分频。奇数倍分频原理示意图见图2。 3. N-0.5倍分频 采用模N计数器可以实现。具体如下：计数器从0开始上升沿计数，计数达到N-1上升沿时，输出时钟需翻转，由于分频值为N-0.5，所以在时钟翻转后经历0.5个周期时，计数器输出时钟必须进行再次翻转，即当CLK为下降沿时计数器的输入端应为上升沿脉冲，使计数器计数达到N而复位为0重新开始计数同时输出时钟翻转。这个过程所要做的就是对CLK进行适当的变换
3、，使之送给计数器的触发时钟每经历N-0.5个周期就翻转一次。N-0.5倍：取N=3，分频原理示意图见图3。 对于任意的NA/B倍分频 分别设计一个分频值为N和分频值N1的整数分频器，采用脉冲计数来控制单位时间内两个分频器出现的次数，从而获得所需要的小数分频值。可以采取如下方法来计算个子出现的频率： 设N出现的频率为a，则NaNBA 求解aB-A; 所以N1出现的频率为A.例如实现72/5分频，取a为3，即7382就可以实现。但是由于这种小数分频输出的时钟脉冲抖动很大，现实中很少使用。 通常实现偶数的分频比较容易，以十分频为例: always ( posedge clk or posedge r
4、eset) if(reset) begin k=0; clk_10=0; end else if(k=4) begin k=0; clk_10=clk_10; end else k=k+1; 二分频最简单了，一句话就可以了： always (negedge clk) clk_2=clk_2; 若进行奇数分频，则稍微麻烦点，以11分频为例： always ( posedge clk) if(!reset) begin i=0; clk11=0; end else if(i=5) begin clk11=clk11; i=i+1; end else if(i=10) begin i=0; clk1
5、1=clk11; end else i=i+1; 以上语句虽然可以实现，但是逻辑有点繁，弄不好就出错了，建议使用两个always语句来实现： always ( posedge clk) if(!reset) i=0; else begin if(i=10) i=0; else i=i+1; end always ( posedge clk) if(!reset) clk11=0; else if(i=5)|(i=10) clk11=clk11; 两个always，一个用来计数，一个用来置数。另外，这个样子好像也可以，在时钟的上升沿和下降沿都计数，但是不被综合器综合，会提示敏感信号太复杂： always ( posedge clk or negedge clk) if(reset) begin k=0; clk_11=0; end else if(k=10) begin k=0; clk_11=clk_11; end else k=k+1;
