基于FPGA的16位RISCCPU设计.docx

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1、基于FPGA的16位RISCCPU设计天之蓝电子工作室 基于FPGA的16位RISC_CPU设计 一课题的来由和设计环境介绍 通过学习夏宇闻教授的Verilog数字系统设计教程的学习，想自己动脑筋设计一个比较简单的CPU，一方面熟悉了解基于FPGA开发的一些基本流程，另一方面能够进一步加深自己计算机基础理论的学习，并在此基础上以后能够进行更高层次的设计。本文中的CPU是通过Altera QuartusII9.0，Modelsim6.4环境下用Verilog语言进行仿真。这个16位的CPU是在Verilog数字系统设计教程中的CPU模型通过修改得到的。本文所有的程序代码和测试文件详见： 二RIS

2、C_CPU结构 RISC_CPU 是一个复杂的数字逻辑电路，但是其基本部件 的逻辑并不复杂，可以将其分成8个基本部件来考虑：时钟发生器，指令寄存器，累加器，算术逻辑运算单元，数据控制器，状态控制器，程序计数器，地址多路器。各部件的连接关系见图1。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号，送往其它部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。 clkresetCLKSOURCE:m_CLKSOURCEclkrstalu_enafetchdata_enain7.0datactl:m_datactlclkload_irrstdata7.0data7.0irregis

3、ter:m_irregisteropc_iraddr15.0alu:m_aluzeroalu_out7.0clkenazeroopcode3.0clkrstloadmachinectl:m_machinectlclkrstload_accdata7.0accum:m_accumclkrstfetchenaalu_clkdata7.0accum7.0opcode3.0machine:m_machinedatactl_enahaltinc_pcload_irrdload_accload_pcwraccum_out7.0ir_addr11.0counter:m_counterfetchir_addr

4、11.0pc_addr11.0pc_addr11.0adr:m_adraddr11.0fetchaddr11.0ir_addr11.0pc_addr11.0haltrdwropcode3.0data7.0 图1 RISC_CPU中各部件的相互连接关系 1. 时钟发生器 时钟发生器CLKSOURCE利用外来时钟信号clk生成一系列时钟信号alu_clk,fetch,并送往cpu的其它部件。其中，fetch是控制信号，clk的6分频信号。当fetch高电平时，使clk能触发cpu控制器开始执行一条指令；同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk信号还用作指令寄存器，累加器，

5、状态控制器的时钟信号。图2为时钟发生器原理图。时钟发生器的波形如图3所示。 图2 时钟发生器 天之蓝电子工作室 图3 时钟发生器波形 2.指令寄存器 指令寄存器是用于寄存指令的寄存器，如图4所示。 图4 指令寄存器结构 指令寄存器的触发信号时clk，在clk的正沿触发下，寄存器将数据总线送来的指令存入16位的寄存器中，但并不是每个clk的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据。什么时候寄存，什么时候不寄存由CPU状态控制器的load_ir信号控制。load_ir信号通过load_ir口输入到指令寄存器，复位后，指令寄存器被清为零。 每条指令为16位。高4位是操作码

6、，低12位是地址。本设计的数据总线为16位，所以取指令只要一次就可以了。 3.累加器 累加器用于存放当前的结果，它也是双目运算中的一个数据来源。复位后，累加器的值是零。当累加器通过load_acc信号时，在clk时钟跳变沿时就受到来自于数据总线的数据。 天之蓝电子工作室 图5 累加器结构 4.算术运算器 算术逻辑运算单元如图6所示，它根据输入的16种不同的操作码分别进行加减乘，与或非等基本操作运算，利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作。 图6 算术运算器结构 5.数据控制器 数据控制器如图7所示，其作用是控制累加器的数据输出，由于数据总线是各种操作时传送数据的公共通道，不

7、同情况下传送不同的内容。有时要传输指令，有时要传送RAM区或接口的数据。累加器的数据只有在需要往RAM区域或端口写时才允许输出，否则应呈现高阻态，以允许其它部件使用数据总线。所以任何部件往总线上输出数据时，都需要一控制信号。而此控制信号的启停则由cpu状态控制器输出各信号控制决定。数据控制器何时输出累加器的数据则由状态控制器输出的控制信号data_ena决定。 天之蓝电子工作室 图7 数据控制器结构 6.地址多路器 地址多路器如图8所示，它用于选择输出的地址是PC地址还是数据/端口地址。每个指令周期的前3个时钟周期用于从ROM中读取指令，输出的应是PC地址，后3个时钟周期用于RAM或端口的读写

8、，该地址有指令给出。地址的选择输出信号由时钟信号的6分频fetch提供。 图8 地址多路器结构 7.程序计数器 程序计数器如图9所示。它用于提供指令地址，以便读取指令。指令按地址顺序存放在存储器中。有两种途径可形成指令地址；其一是顺序执行的情况，其二是遇到要改变顺序执行程序的情况，例如执行JMP指令后，需要形成新的地址。下面就来详细说明PC地址是如何建立的。 天之蓝电子工作室 图9 程序计数器结构 复位后，指令指针为零，即每次CPU重新启动将从ROM的零地址开始读取指令并执行，每条指令执行完，指向下一个指令。如果正在执行的指令是跳转语句，这时CPU状态控制器将会输出load_pc信号，通过lo

9、ad口进入程序计数器，程序计数器将装入目标地址。 8.状态控制器 状态控制器如图10所示。 图10 状态控制器 状态机控制器接收复位信号rst，当rst有效时，通过信号ena使其为零，输入到状态机中，以停止状态机的工作。状态机是cpu的控制核心，用于产生一系列的控制信号，启动或停止某些部件。cpu何时进行指令来读写I/O端口及RAM区等操作，都是由状态机来控制的。状态机的当前状态，由变量state记录，state的值就是当前这个指令周期中已过的时钟数。 天之蓝电子工作室 指令周期是有6个时钟周期组成，每个时钟周期都要完成固定的操作，即 第0个时钟，cpu状态控制器的输出rd，data_ctl和

10、load_ir为高电平,inc_pc从0变为1故pc加1，ROM送来的指令代码寄存在指令寄存器中。 第1个时钟空操作 第2个时钟。若操作符为HLT，则输出信号HLT为高。如果操作符不为HLT，除了PC增1外，其他各控制线输出为零。 第3个时钟，若操作符为AND，ADD， XOR， LDA， NOT， MUL， SUB ，OR， RL， RR， POP， PUSH，读取相应地址的数据；若为STO，输出累加器数据。 第4个时钟，若操作符为AND，ADD等算术运算，算术运算器就进行相应的运算；若操作符为LDA，就把数据通过算术运算符送给累加器；若为SKZ，先判断累加器的值是否为0，如果为0，PC加1

11、，否则保持原值；若为JMP，锁存目标地址；若为STO，将数据写入地址处。 第5个时钟空操作 三RISC_CPU操作和时序 一个微机系统为了完成自身的功能，需要CPU执行许多操作。以下是RISC的主操作： 系统的复位和启动操作 总线读操作 总线写操作 下面详细介绍每个操作，即系统的复位与启动，总线的读写等操作。 1.系统的复位和启动操作 RISC的复位和启动操作是通过reset引脚的信号触发执行。当rst信号一进入高电平，RISCC_CPU就会结束先行操作，并且只要reset停留在高电平状态，cpu就维持在复位状态。在复位状态，cpu各个内部寄存器都被设有初值，全部为零。数据总线为高阻态，地址总

12、线为000H，所有控制信号均为无效状态，reset回到低电平后，接着到来的第一个fetch上升沿奖启动RISC_CPU开始工作，从ROM的000处开始读取指令并执行相应操作，波形见图11，虚线标志处为RISC_CPU启动工作的时刻。 天之蓝电子工作室 图11 RISC_CPU的复位和启动操作波形 2.总线的读操作 每个指令周期的前02个时钟周期用于读指令；第2.5个周期处，存储器或端口地址就输入到地址总线上；第35个时钟周期，都信号rd有效，数据送到数据总线上，以便累加器锁存，或参与算术，逻辑运算。图12为CPU从存储器或端口读取数据的时序。 图12 RISC_CPU从存储器或端口读取数据的时

13、序 3.总线写操作 每个指令周期的第2.5个时钟周期处，写的地址就建立了；第3个时钟周期输出数据；第4个时钟周期输出写信号；至第5个时钟结束，数据无效。图13为CPU对存储器或端口写数据的时序。 图13 RISC_CPU 四RISC_CPU寻址方式和指令系统 RISC_CPU的指令格式一律为：高4位为指令，第12位为地址，它的指令系统由16条指令组成。 HLT：停机操作。该操作将会空一个指令周期，即6个时钟周期 SKZ：为跳过下一条语句，该操作为先判断当前alu中的结果是否为零，若是零就跳过下一条语句，否则继续执行。 天之蓝电子工作室 ADD相加：该操作将累加器中的值与地址所指的存储器或端口的

14、数据相加，结果仍返回累加器中。 SUB 相减：该操作将累加器中的值与地址所指的存储器或端口的数据相减，结果仍返回累加器中。 MUL 相乘：该操作将累加器中的值与地址所指的存储器或端口的数据相乘，结果仍返回累加器中。 OR 或：该操作将累加器中的值与地址所指的存储器或端口的数据相或，结果仍返回累加器中。 AND 与 ：该操作将累加器中的值与地址所指的存储器或端口的数据相与，结果仍返回累加器中。 XOR 异或：该操作将累加器中的值与地址所指的存储器或端口的数据相异或，结果仍返回累加器中。 NOT 非：该操作将地址所指的存储器或端口的数据相加，结果仍返 回累加器中。 STO写数据：该操作将累加器的数

15、据放入指令中给出的地址。 LDA 读数据：该操作将累加器的数据放入累加器。 RL 左移：该操作将地址所指的存储器或端口的数据向左移动一位， 结果仍返回累加器中。 RR 右移：该操作将地址所指的存储器或端口的数据向右移动一位，结果仍返回累加器中。 JMP 无条件跳转：该操作将跳转至指令给出的目标地址，继续运行。 POP 出栈 ：该操作是将累加器中的数据放入堆栈寄存器中。 PUSH 进栈：该操作是将堆栈寄存器中的数据放入到累加器中。 RISC_CPU是16位微处理器，一律采用直接寻址方式，即数据总是放在存储器中，寻址单元的地址由指令直接给出。这是最简单的寻址方式。 五RISC_CPU模块的调试 1

16、.RISC_CPU模块的前仿真 为了对所设计的RISC_CPU模块进行验证，需要把RISC_CPU包装在一个模式下，这样其内部连线就隐藏起来，从系统的角度看显得简洁，见图14.还需要建立一些必要的外部模型，例如储存程序用的ROM模型，存储数据用的RAM模型和地址译码器等。这些模型都可以用Verilog HDL描述。由于不需要 天之蓝电子工作室 图14 RISC_CPU及其外围电路 综合成具体的电路，只要保证功能和接口信号正确就能用于仿真。也就是说，用虚拟器件来代替真实的器件对所设计的RISC_CPU模块进行验证，检查各条指令是否执行正确，与外围电路的数据交换是否正常。这种模型是很容易编写的，可

17、在下面的仿真中来代替真实的器件，用于验证RISC_CPU模块是否能正确的运行装入ROM和RAM的程序。在RISC_CPU的电路图上加上这些外围电路把有关的电路接通，如图14所示，这根用真实的电路器件调试情况很类似。 可以编写调试的仿真测试程序cuptop.v，用于对以上所设计的RISC_CPU进行仿真测试。 2.RISC_CPU模块的综合 在对所设计的RISC_CPU模型进行验证后，如没有发现问题就可以开始做下一步的工作即综合，综合工作往往要分阶段来进行，这样便于发现问题。 所谓分阶段是指： 第一阶段：先对构成RISC_CPU模型的各个子模块，如状态控制机模块，指令寄存器模块，算是逻辑运算单元

18、模块等，分别加以综合以检查其可综合性。综合后及时进行后仿真，这样便于及时发现错误，及时该进。 第二阶段：把要综合的模块从仿真测试信号模块和虚拟外围电路模块中分离出来，组成一个独立的模块，其中包含可所有需要综合的模块。然后给这个大模块起一个名字。要综合的只是RISC_CPU，并不包含虚拟外围电路，可以给这一模块起一个名字，例如称它为RSIC_CHIP模块。 天之蓝电子工作室 第三阶段：把需要的综合的模块加载到综合器，本文档所使用的是quartusII综合工具，选定的FPGA是Altera的cycloneII。 3.RISC_CPU模块的优化和布局布线 选定元件库后就可以对所设计的RISC_CPU

19、模型进行综合，综合工具是吧Verilog RTL代码通过综合工具，产生一系列由现存元件的逻辑网表组成的文件。在综合工具上通过选择项可以配置生成逻辑表文件的格式。逻辑网表文件可以是：Verilog Netlist，VHDL Netlist或者电子设计交换格式，也就是在电路设计工业界常说的EDIF格式文件。在产生了这些文件之后，就可以进行综合后的网表仿真。网表仿真的Verilog模型只是对应库文件的行为模型，并不涉及器件和布局布线的连接线延迟，因此与实际电路的行为还是存在着差异，这种仿真模型没有明显的延迟。为了知道实现电路真实的带延迟行为，还必须进行布局布线，以便生成实际电路和连接线带延迟的行为模

20、型。 六总结 通过这次的RISC_CPU的设计，自己收获很大。了解到设计一个相对比较复杂的电路是比较麻烦的，里面可能包含有很多的信号，如果一个信号没处理好，就会导致设计的失败。本次的RISC_CPU的设计，在夏老师的设计中改变了一些参数，思想参考了夏老师的，没有多大的改变。虽然如此，但自己还是学到了一些东西，深度了解到一个CPU的工作原理和FPGA开发的流程。这对于以后自己学习FPGA必定有很大的帮助。 这段时间很珍惜学习FPGA的学习时间，因为自己以后将会有很长一段时间不能学习FPGA，现在已经大三下学期了，我想要考研，而考研是要准备很长的一段时间的，但是为了以后能够更深入的学习FPGA，那半年多的时间是值得。在这里学习有很多的问题只能自己去解决，没有一个好的团队，所以我希望我考研之后能够组成一个好的团队，来实现自己的理想。