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1、试 题： 班号： 姓名：得分一、选择与填空（共8分）1函数表达式Y=，则其对偶式为（不必化简）：Y = 。2图1-2为CMOS工艺数字逻辑电路，写出F的表达式：F= 。 图1-2 图1-33图1-3为4位 （逐次逼近型、双积分型、流水线型）A/D转换器的转换示意图，转换结果为 。4对于一个8位D/A转换器，若最小输出电压增量为0.01V，当输入代码为01001101时，输出电压uo= V，分辨率= 。5已知时钟脉冲频率为fcp，欲得到频率为0.25fcp的矩形波，哪种电路一定无法实现该功能（ ）A四进制计数器； B四位二进制计数器；C单稳态触发器； D施密特触发器。6某EPROM有8条数据线，
2、10条地址线，其存储容量为 字节。一、（8分）每空1分1. ； 2. 或； 3. 逐次逼近型，0101；4. 0.77V，或0.0039； 5. D； 6. 210得分二、回答下列问题（共10分）1电路如图2-1所示。，R取值合适，写出F的表达式（不必化简）。图2-1解： 3分2卡诺图化简：，约束条件为：解：2分1分3在图2-3中，用一片74LS160和一片74LS161，配合必要的逻辑门电路，构成128进制计数器。要求：使用置数方式，且74LS160为低位芯片，74LS161为高位芯片。图2-3解：4分得分三、(10分)一个保险箱有3个按键，当3个键都不按下时，保险箱关闭，不报警；当只有一个
3、按键按下时，保险箱仍关闭，但报警；当有2个按键按下时，保险箱打开，不报警；当三个按键同时按下时，保险箱打开，但要报警。试设计此逻辑电路。要求：输入变量为A、B、C，按键按下取值为“1”，否则取值为“0”。输出变量分别为保险箱开锁信号X和报警信号Y，保险箱打开时X=1，关闭时X=0；报警时Y=1，不报警时Y=0。1列写真值表，并用输入变量A, B, C最小项和的形式分别表示输出X和Y（按照ABC的顺序确定最小项下标）；2在图3(a)中，用最小项译码器74LS138和与门实现该逻辑电路；3在图3(b)中，用双4选1数据选择器74LS153和非门实现该逻辑电路（要求变量A, B接入选择变量输入端）。
4、 图3(a) 图3(b)三、（10分）1. 真值表2分ABCXY00000001010100101110100011011011010111111分1分2.3分 3. 3分 得分四、(8分)电路如图4所示，设电路均为TTL工艺，74LS85为四位数码比较器。其中A4和B4为高位；当A4A3A2A1=B4B3B2B1时，YA=B=1，否则YA=B=0。 1说明虚线框中电路作为独立电路模块时的功能；2若希望以Q4Q3Q2Q1作为输出，电路构成七进制计数器，则I4 I3 I2 I1应取多少？并画出完整的状态转换图，判断电路能否自启动。图4四、（8分）1. 十六进制异步减法计数器2分2. 若I4I3I
5、2I1 =10012分则当A4A3A2A1为1001时，计数器异步清零。状态1001不能稳定存在，不是有效状态。故该电路有7个有效状态，为七进制减法计数器。其状态转换图为3该电路可以自启动。1得分五、由中规模16进制加法计数器74LS163和2/8分频异步计数器74LS93构成的电路如图5所示。(10分)1给出虚线框内电路中74LS163的输出Qd Qc Qb Qa的完整状态转换表和完整状态转换图，并说明构成几进制计数器；2用D触发器和必要的门电路实现虚框内的电路功能，给出最简与或形式的驱动方程即可，不必画出电路图；3若图中时钟CP的频率为1792Hz，计算74LS163的输出Qd的频率和占空
6、比；4分别计算图中74LS93的输出和的频率。图5五、（10分）1. 3分状态转换表 14进制计数器。2. 3分状态方程： 驱动方程：3.2分， 占空比D=50%。4. 2分；。得分六、(10分)由2/5分频异步计数器74LS90和存储器构成的电路如图6(a)所示。1画出QDQCQBQA的状态转换图（画出正常计数循环内的状态即可）；2设初始时刻QDQCQB,QA=0 0 0 0 ，给定时钟CP，D3、D2、D1、D0的波形如图6(b)所示。请用A3、A2、A1、A0的与或标准型分别表示D3、D2、D1、D0（按A3A2A1A0的顺序确定最小项编号），并在图6(a)中画出ROM阵列中的存储内容。
7、3图6(a)中检测电路的输入如图6(b)所示，D3与D2，D1与D0分别为两组方波信号，试设计该检测电路，要求当X接D0、Y接D1时，Z稳定后输出为1；当X接D2，Y接D3时，Z稳定后输出为0。图6(a)图6(b)六、（10分）12分2. 6分 3 2分还有X、Y颠倒，下降沿触发也对得分七、（共6分）1请在图7-1 中将下列Verilog程序描述的逻辑电路图补充完整。（3分）module circuit1(clk, Dsr, Q, Qsr);input clk, Dsr;output Qsr;output4:1 Q;reg 4:1 Q;reg Qsr;always (posedge clk)b
8、egin Q1=Dsr; 图7-1Q=Q1;Qsr= Q4;endendmodule 2根据下面的Verilog语言描述的电路功能，在图7-2中画出Q的波形（设起始时刻Q为高电平）。（3分） module circuit2(Q, clk, rst);input rst, clk;output Q;reg Q;always (negdge clk)begin if(rst)Q=0;else Q=Q;endendmodule图7-2七、（6分）1. 3分2. 3分得分八、图8所示是一个时钟发生电路。设触发器的初始状态Q=0，二极管为理想二极管。1分析该电路中虚线框内为何种电路；2画出图中u1、u2及u3的波形；3计算u1、u2及u3的时钟频率。（8分）图8八、1555构成多谐振荡器；2分23分33分u1频率为50kHz；u2及u3的频率为25kHz。第 13 页 （共 13 页）
