《实验7 位二进制并行加法器的设计副本.docx》由会员分享，可在线阅读，更多相关《实验7 位二进制并行加法器的设计副本.docx（3页珍藏版）》请在三一办公上搜索。
1、实验7 位二进制并行加法器的设计 副本实验7 4位二进制并行加法器的设计 一、实验目的 学习加法器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 二、 实验条件 1、PC机一台。 2、开发软件：Max+plus。 3、实验设备：GW48-CK EDA实验开发系统。 4、选用芯片：ACEX系列EP1K30TC144-3。 三、实验原理 多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大
2、。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。 实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。 图1 4位二进制并行加法器原理图 四、实验内容 1、编写图1 所示4位二进制并行加法器的VHDL程序，并在MAX+plusII上对4位加法器进行编译、仿真。 2、实验内容2：引脚锁定以及硬件下载测试。 目标器件是ACEX1K30，建议选实验电路模式1，键1可输入4位加数 ； 键3可输入4位被加数；加法器最低进位位由键8控制；加数和显示于数码管5； 加法器溢出位由发光管D8显示。 五、实验报告：将实验原理
3、、硬件测试实验结果写进实验报告。 六、实验思考题：如何用4位加法器实现8位加法器。 七、参考资料 1、4位加法器的参考程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS -4位二进制并行加法器 PORT(C4:IN STD_LOGIC; -低位来的进位 A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); -4位加数 1 B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); -4位被加数 S4:OUT STD_LOG
4、IC_VECTOR(3 DOWNTO 0); -4位和 CO4:OUT STD_LOGIC); -进位输出 END ENTITY ADDER4B; ARCHITECTURE ART OF ADDER4B IS SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN A5=0& A4; -将4位加数矢量扩为5位，为进位提供空间 B5=0& B4; -将4位被加数矢量扩为5位，为进位提供空间 S5=A5+B5+C4; S4=S5(3 DOWNTO 0); CO4=S5(4); END ARCHITECTURE ART; 2、参考管脚设定 图2 4位加法器参考管脚设定 2
