帧同步实验报告.docx

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1、帧同步实验报告实验八 帧同步信号恢复实验 一、实验目的 1. 掌握巴克码识别原理。 2. 掌握同步保护原理。 3. 掌握假同步、漏同步、捕捉态、维持态概念。 二、实验内容 1. 观察帧同步码无错误时帧同步器的维持态。 2. 观察帧同步码有一位错误时帧同步器的维持态和捕捉态。 3. 观察同步器的假同步现象和同步保护作用。 三、基本原理 原理说明 一、帧同步码插入方式及码型 1集中插入 在一帧开始的n位集中插入n比特帧同步码，pdh中的a律pcm基群、二次群、三次、四次群，律pcm二次群、三次群、四次群以及sdh中各个等级的同步传输模块都采用集中插入式。 2分散插入式 n比特帧同步码分散地插入到n

2、帧内，每帧插入1比持，律pcm基群及m系统采用分散插入式。 分散插入式无国际标准，集中插入式有国际标准。 帧同步码出现的周期为帧周期的整数信，即在每n帧的相同位置插入帧同步码。 3帧同步码码型选择原则 假同步概率小 有尖锐的自相关特性，以减小漏同步概率 如a律pcm基群的帧同步码为001101，设“1”对应正电平1，“0”码对应负电平-1，则此帧同步码的自相关特性如下图所示 r(j) 3 -1 -4 -3 -5 -5 7 -1 0 -1 -5 3 4 -5 3 j -1 二、帧同步码识别 介绍常用的集中插入帧同步码的识别方法。设帧同码为0011011，当帧同步 码全部进入移位寄存器时它的7个

3、输出端全为高电平，相加器3个输u0 l 出端全为高电平，表示ui=1+2+4=7。 门限l由3个输入电平决定，它们 的权值分别为1，2，4。 移位寄存器 i 比较器的功能为uo?据此可得以下波形： 0,u?li? ?1,u?l pcm码流 u0 三、识别器性能 设误码率为pe，n帧码位，l=n-m，求漏识别概率p1和假识别概率p2以及同步识别时间ts。 1漏识别概率 ? 正确识别概率为?cnpe(1?pe)n?，故 ?0 m p1?1? (n?p?(1?p)? e e ?0 m n? ，m=0时p1?npe 门限l越低，pe越小，则漏识别概率越小。 2假识别概率 n位信码产生一个假识别信号的概

4、率为p2?2 ?n c? ?0 m n m?0时p2?2?n 门限越高，帧码位数越多，则假识别概率越小。 3同步识别时间ts p1=p2=0时，ts=nts，n为一个同步帧中码元位数，ts为码元宽度 一个同步帧中产生一个假识别信号概率为(n?n)p2?np2，故当p10、p20时 ts?(1?p1?np2)nts 分散插入帧同步码的同步识别时间为 ts?n2ts 可见集中插入式同步识别时间远小于分散插入式的同步识别时间。 四、同步保护 无同步保护时，同步系统的漏同步概率pl等于识别器漏识别概率p1，假同步概率pj等于识别器的假识别概率平p2。由上述分析可见。当信道误码率一定时，增大帧码长度、降

5、低门限可减少漏同步概率，同时使假同步概率也足够低，但帧码太长，将降低有效信息的传输速度，是不允许的。这一矛盾可用同步保护电路解决。 1后方保护 当帧同步系统处于捕捉态时，连续?个同步帧时间内识别器有输出时，同步系统进入同步状态，输出帧同步信号。 此措施可减小假同步概率。 也可以在采取此措施的同时提高门限电平以进一步减小假同步概率。 2前方保护 当帧同步系统处于同步态时，连续个同步帧时间内识别器检测不到帧同步码，则系统回到捕捉态。 此措施可以减小漏同步概率。也可以在采取此措施的同时降低限电平，以进一步减小漏同步概率。 3同步性能 设门限等于帧码码元数n，同步帧长为n比持，同步周期为tf秒，则 ?

6、 pl?(npe) pj?n?2?n? (1?)n(1?)npe ?tf 22 同步建立时间 tp?1? 电路原理 在时分复用通信系统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码，可以集中插入、也可以分散插入。本实验系统中帧同步码为7位巴克码，集中插入到每帧的第2至第8个码元位置上。 帧同步模块的原理框图及电原理图分别如图8-1、图8-2所示。 本模块有以下测试点及输入输出点： ? nrz-in 数字基带信号输入点 ? bs-in 位同步信号输入点 ? gal 巴克码识别器输出信号测试点 ? 24 24分频器输出信号测试点 ? th 判决门限电平测试点 ? fs-out 帧同

7、步信号输出点/测试点 图8-1中各单元与图8-2中元器件的对应关系如下： ? 24分频器 计数器； ? 移位寄存器 四位移位寄存器 ? 相加器 可编程逻辑器件 ? 判决器 可编程逻辑器件 ? 单稳 ? 与门1 ? 与门2 ? 与门3 ? 与门4 ? 或门 ? 3分频器 ? 触发器 单稳态触发器 与门 与门 与门 与门 或门 计数器 jk触发器 图8-1 帧同步模块原理框图 从总体上看，本模块可分为巴克码识别器及同步保护两部分。巴克码识别器包括移位寄存器、相加器和判决器，图8-1中的其余部分完成同步保护功能。 移位寄存器由两片74175组成，移位时钟信号是位同步信号。当7位巴克码 全部进入移位寄

8、存器时，ufs4的q1、q2、q3、q4及ufs5的q2、q3、q4都为1，它们输入到相加器ufs6的数据输入端d0d6，ufs6的输出端y0、y1、y2都为1，表示输入端为7个1。若y2y1y0=100时，表示输入端有4个1，依此类推，y2y1y0的不同状态表示了ufs6输入端为1的个数。判决器ufs6有6个输入端。in2、in1、in0分别与ufs6的y2、y1、y0相连，l2、l1、l0与判决门限控制电压相连，l2、l1已设置为1，而l0由同步保护部分控制，可能为1也可能为0。在帧同步模块电路中有发光二极管指示灯p3与判决门限控制电压相对应，即与l0对应，灯亮对应1，灯熄对应0。判决电平

9、测试点th就是l0信号，它与指示灯p3状态相对应。当l2l1l0=111时门限为7，灯亮，th为高电平；当l2l1l0=110时门限为6，p3熄，th为低电平。当u52输入端为1的个数 大于或等于判决门限于l2l1l0，识别器就会输出一个脉冲信号。 当基带信号里的帧同步码无错误时，把位同步信号和数字基带信号输入给移位寄存器，识别器就会有帧同步识别信号gal输出，各种信号波形及时序关系如图8-3所示，gal信号的上升沿与最后一位帧同步码的结束时刻对齐。图中还给出了24信号及帧同步器最终输出的帧同步信号fs-out，fs-out的上升沿稍迟后于gal的上升沿。 s-ingal24fs-out 图8

10、-3 帧同步器信号波形 24信号是将位同步信号进行24分频得到的，其周期与帧同步信号的周期相同，但其相位不一定符合要求。当识别器输出一个gal脉冲信号时，在gal信号和同步保护器的作用下，24电路置零，从而使输出的24信号下降沿与gal信号的上升沿对齐。24信号再送给后级的单稳电路，单稳设置为下降沿触发，其输出信号的上升沿比24信号的下降沿稍有延迟。 同步器最终输出的帧同步信号fs-out是由同步保护器中的与门3对单稳输出的信号及状态触发器的q端输出信号进行“与”运算得到的。 电路中同步保护器的作用是减小假同步和漏同步。 当无基带信号输入时，识别器没有输出，与门1关闭、与门2打开，单稳输出信号

11、通过与门23电路，3电路的输出信号使状态触发器置“0”，从而关闭与门3，同步器无输出信号，此时q的高电平把判决器的门限置为7、且关闭或门、打开与门1，同步器处于捕捉态。只要识别器输出一个gal信号，与门4就可以输出一个置零脉冲使24分频器置零，24分频器输出与gal信号同频同相的的周期信号。识别器输出的gal脉冲信号通过与门1后使状态触发器置“1”，从而打开与门3，输出帧同步信号fs-out，同时使判决器门限降为6、打开或门、同步器进入维持状态。在维持状态下，因为判决门限较低，故识别器的漏识别概率减小，假识别概率增加。但假识别信号与单稳输出信号不同步，故与门1、与门4不输出假识别信号，从而使假

12、识别信号不影响24电路的工作状态，与门3输出的仍是正确的帧同步信号。实验中可根据判决门限指示灯p3判断同步器处于何种状态，p3亮为捕捉态，p3熄为同步态。 在维持状态下，识别器也可能出现漏识别。但由于漏识别概率比较小，连续篇二：asic实验报告-帧同步检测 目录 1. 前言 . 2 2. 实验目的 . 2 3. 实验任务 . 2 4. 帧同步系统实现原理. 2 4.1帧结构 . 2 4.2帧同步的原理 . 4 5. 帧同步电路模块设计. 5 5.1模块外部管脚 . 5 5.2设计思路 . 5 6. 帧同步检测模块设计. 6 7. 仿真、测试、综合与分析 . 8 8. 实验总结与心得 . 11

13、9. verilog代码 . 13 9.1主模块代码 . 13 9.2测试模块代码 . 15 1 前言 两个工作站之间以报文分组为单位传输信息时，必须将线路上的数据流划分成报文分组规程的帧，以帧的格式进行传送。帧的帧标识位用来标识帧的开始和结束。通信开通时，当检测到帧标识，即认为是帧的开始，然后在数据传输过程中一旦检测到帧标识f即表示帧结束。之所以要把比特组合成以帧为单位传送，是为了在出错时，可只将有错的帧重发，而不必将全部数据重新发送，从而提高了效率。 帧同步指的是接收方应当能从接收到的二进制比特流中区分出帧的起始与终止。 本文中在linux操作系统下，用具有强大的行为描述能力和丰富的仿真语

14、句的verilog hdl语言来描述pcm帧同步检测及告警系统，并用大型eda软件cadence对其进行仿真、综合和逻辑验证。 2 实验目的 1. 掌握利用verilog进行专用集成电路设计的流程和方法。 2. 学习用cadence软件进行eda设计综合的方法。 3. 提高用书本知识解决实际问题的能力。 3 实验任务 1. 画出电路实现帧同步、失步的检测流程。 2. 用verilog hdl 进 行frame电路的描述。 3. 写出正确的测试文件,测试文件必须包括从“帧同步”到“帧同步”再到 “帧同步”的状态转变过程。 4. 在linux环境下使用verilog xl模拟器进行verilog语

15、言文件进行仿 真测试，测试无误后进行电路综合。 4 帧同步系统实现原理 4.1 帧结构 编码数字信号是一个无头无尾的数码流，尽管其中含有大量的信息，但若不能分辨一个样值所对应的码子，将无法进行正确的译码。在时分多路通信中，若不能判定各话路的序号，将无法进行准确的通信。所谓帧结构，就是一种按时隙分配的重复性图案。在pcm基群设备中是以帧结构为准则，将各种信息规律性地相互交叉汇总后形成高速码流。 对于数码率为 2048 kb/s 的设备而言，由于取样频率为 8 khz，每个样值编 8 位码，则应能传输 32 路 64 kb/s 信息码。为了保证收、发双方步调一致地工作，有必要在信息码流中插入一些完

16、成同步功能的同步码、对告码以及每个 话路的随路信令等非语声信息，其传输速率之和为 128kbs ，即占用了两个话路。因此，pcm 基群的话路数只有 30 个，故称为pcm3032 路系统。为了扩大通信容量， 高次群复接设备均以这种系统为基本复接单元。因此，将pcm 30/32 路系统称为基群(或一次群)。 基群的帧结构如下图。 在pcm 3032 路制式中，取样周期为125us(1800ohz)，每个样值编8 位码，称一个码字。为了保全码字，避免译码差错，在基群中是按码字复接的，那么，只要在125us 的时间内将32 路信号(32 个码字)在时间上排开就组成了一帧。每传一个码字的时间称为一个时隙(time slot)，以tsi(i= 0，1，?，31)表示，并规定ts0 时隙为同步时隙，作为一帧的开始，在这个时隙中传送帧同步码(同步码型为x0011011)和对告码(a1)。 图表 1 帧结构示意图 在tso 时隙中，同步码和对告码交替传送，常将传送同步码的那一帧称为偶帧，传送对告码的一帧称为奇帧。tso 时隙的第一位码