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1、数字鉴相器数字鉴相器,数字鉴相器原理是什么? 背景知识： 随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM 立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的;此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为全数字锁相环(简称
2、DPLL)。数字锁相环主要由数字鉴相器、可逆计数器、频率切换电路及N分频器四部分组成。数字鉴相器就是DPLL的主要单元。 基本原理： 在比相的信号虽然经过了一系列处理，但仍可能含有干扰信号。其信号的特点: 1.噪声的影响在转变成方波后只存在于理想方波的前后沿附近，而高低电平 中 间部分不受噪声影响; 2.被鉴相信号的频率一致，而且存在一定的相位差，使两路信号的沿互相错开 ，每一路受噪声影响的前后沿正好对应于另一路不受影响的电平部分。 而一般的鉴相器都没有抑制噪声的能力，即使是一点小的抖动也将导致鉴相的失败。故本设计利用触发器的边沿触发和锁存功能设计了高抗噪声数字鉴相器，采用VHDL语言编制调试
3、了鉴相器功能。如图是经过编译以后生成的原理图。 输入信号的相位a与反馈输人信号的相位b的相位差e=a-b时，鉴相器输出低电平。当e 0 时，鉴相器输出信号Ud(t) 输出正比于相位差的脉宽信号，Up(t) 输出低电平。当e 0时，鉴相器的输出信号Up(t)输出正比于相位差的脉宽信号，Ud (t)输出低电平。线性鉴相范围为，线性鉴相增益kd =1/(v/rad)。 下面对该鉴相器的抗干扰能力作定量分析。若设干扰信号是峰值为An的正弦信号，被鉴别的两路信号的相位差为，其值为As，则有: 实际上，大多数干扰为随机白噪声，所以信噪比为: 从上式可以看出该鉴相器具有较强的抗干扰能力，这也保证了整个系统对恶劣环境的适应能力。 百度图片，参考
