数电复习题.docx

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1、数电复习题数电复习题 第一章 1. 2=10=16=8 2. 10=2=16=8=8421BCD 3. 小数部分精确到小数点后第四位：10 =2 4. 5. 用卡诺图化简下列函数，F=mF=m+d 答案：1、18.75，12.C，22.6 2、111001001.01,1C9.4,711.2,0100 0101 0111.0010 0101 3、110101.1011 4、 5、F=CD+BD+ABC+ABCDF=C+BD+BD 第三章 一、判断题 1、 组合逻辑电路任意时刻的稳态输出，与输入信号作用前电路原来状态有关。 2、 编码器能将特定的输入信号变为二进制代码；而译码器能将二进制代码变为

2、特定含义的输出信号，所以编码器与译码器使用是可逆的。 3、 数据选择器与数据分配器中地址控制的作用是相同的。 4、 用4选1数据选择器不能实现3变量的逻辑函数 5、 数据选择器和数据分配器的功能正好相反，互为逆过程。 6、 用数据选择器可实现时序逻辑电路。 7、优先编码器的编码信号是相互排斥的，不允许多个编码信号同时有效。 8、编码与译码是互逆的过程。 9、二进制译码器相当于是一个最小项发生器，便于实现组合逻辑电路。 10、液晶显示器的优点是功耗极小、工作电压低。 11、液晶显示器可以在完全黑暗的工作环境中使用。 12、半导体数码显示器的工作电流大，约10mA左右，因此，需要考虑电流驱动能力问

3、题。 13、共阴接法发光二极管数码显示器需选用有效输出为高电平的七段显示译码器来驱动。 14、组合逻辑电路中产生竞争冒险的主要原因是输入信号受到尖峰干扰。 答案：1、 2、 3、 4、 5、 6、 7 8. 9. 10. 11. 12. 13. 14. 二、选择题 1、若在编码器中有50个编码对象，则要求输出二进制代码位数为 位。 A.5 B.6 C.10 D.50 2、一个16选一的数据选择器，其地址输入端有 个。 A.1 B.2 C.4 D.16 3、函数F=AC+AB+BC，当变量的取值为时，将出现冒险现象。 A.B=C=1 B.B=C=0 C.A=1，C=0 D.A=0，B=0 4、一

4、个8选一数据选择器的数据输入端有个。 A.1 B.2 C.3 D.4 E.8 5、在下列逻辑电路中，不是组合逻辑电路的有。 A.译码器 B.编码器 C.全加器 D.寄存器 6、八路数据分配器，其地址输入端有个。 A.1 B.2 C.3 D.4 E.8 7、组合逻辑电路消除竞争冒险的方法有。 A修改逻辑设计 B.在输出端接入滤波电容 C.后级加缓冲电路 D.屏蔽输入信号的尖峰干扰 8、用四选一数据选择器实现函数Y=A1A0+A1A0，应使 。 A.D0=D2=0，D1=D3=1 B.D0=D2=1，D1=D3=0 C.D0=D1=0，D2=D3=1 D.D0=D1=1，D2=D3=0 9、 答案

5、：15:BCAED 69:C(AB)AD 三、填空题： 1半导体数码显示器的内部接法有两种形式：共 接法和共 接法。 2对于共阳接法的发光二极管数码显示器，应采用 电平驱动的七段显示译码器。 3消除竟争冒险的方法有 、 、 等。 答案：1、阴极，阳极 2、高 3、修改逻辑设计，接入滤波电容，加选通脉冲 四、练习题 1、 化简如图所示电路，并分析其功能。 2、 设计一多数表决电路。要求 A 、 B 、 C 三人中只要有半数以上同意，则决议就能通过。但 A 还具有否决权，即只要 A 不同意，即使多数人意见也不能通过。 3、 为了正确使用74LS138译码器，STB、STC和STA必须处于什么状态？

6、 4、 分别用与非门设计能实现下列功能的组合逻辑电路 1） 三变量判奇电路 2） 四变量多数表决电路 3） 三变量一直电路 5、 试用3线-8线译码器74LS138和门电路实现下列函数，画出连线图。若用数据选择器如何实现？ 1） Y1=AB+ABC 2） Y2=B+C 3） Y3=AB+AB 6、 某产品有 A 、 B 、 C 、 D 四项质量指标。规定： A 必须满足要求，其它三项中只要有任意两项满足要求，产品算合格。试设计一个组合电路以实现上述功能。 7、 分析如图所示的逻辑电路，做出真值表，说明其逻辑功能。 8、分析如图所示的逻辑电路，做出真值表，说明其逻辑功能 9、八路数据选择器构成的

7、电路如图所示， A 2 、 A 1 、 A 0 为数据输入端，根据图中对 D 0 D 7 的设置，写出该电路所实现函数 Y 的表达式。 10、在如图所示的电路中， 74LS138 是 3 线 -8 线译码器。试写出输出 Y 1 、 Y 2 的逻辑函数式。 第四章 一、选择题 1.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 2在下列触发器中，有约束条件的是。 A.主从JK F/F B.主从D F/F C.同步RS F/F D.边沿D F/F 3一个触发器可记录一位二进制代码，它有 个稳态。 A.0 B.1 C.2 D.3 E.4 4存储8位二进制信息

8、要 个触发器。 A.2 B.3 C.4 D.8 5对于T触发器，若原态Q=0，欲使新态Q=1，应使输入T= 。 nn+1A.0 B.1 C.Q D.Q 6对于JK触发器，若J=K，则可完成 触发器的逻辑功能。 A.RS B.D C.T D.T 7. 欲使JK触发器按Qn+1=Qn工作，可使JK触发器的输入端 。 A.J=K=0 B.J=Q,K=Q C.J=Q,K=Q D.J=Q,K=0 E.J=0,K=Q 8、为实现将JK触发器转换为D触发器，应使 。 A.J=D,K=Q B. K=D,J=Q C.J=K=D D.J=K=Q 9.边沿式D触发器是一种 稳态电路。 A.无 B.单 C.双 D.多

9、 二、判断题 n+1n1.D触发器的特性方程为Q=D，与Q无关，所以它没有记忆功能。 2.RS触发器的约束条件RS=0表示不允许出现R=S=1的输入。 3.同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。 4.由两个TTL或非门构成的基本RS触发器，当R=S=0时，触发器的状态为不定。 5.对边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次。 三、综合题 1.已知下降沿有效的JK触发器CP、J、K及异步置1端SD、异步置0端RD的波形如图题4-4所示，试画出Q的波形。 2. 设图题4-11中的触发器的初态均为0，试画出对应A、B的X、Y的波形。 四、填空题 1 按

10、逻辑功能分，触发器有 、 、 、 、 五种。 2 描述触发器逻辑功能的方法有 、 、 、 等几种。 3 触发器有 个稳定状态，当Q0，Q1时，称为 状态。 4 TTL集成JK触发器正常工作时，其RD和SD端应接 电平。 5 JK触发器的特征方程是 ，它具有 、 、 和 功能。 6触发器有 个稳态，存储8位二进制信息要 个触发器。 7一个基本RS触发器在正常工作时，它的约束条件是R+S=1，则它不允许输入S= 且R= 的信号。 8触发器有两个互补的输出端Q、Q，定义触发器的1状态为 ，0状态为 ，可见触发器的状态指的是 端的状态。 9一个基本RS触发器在正常工作时，不允许输入R=S=1的信号，因

11、此它的约束条件是 。 10在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的 。 第五章 5.1选择题： 1同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制。 2把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 A.4 B.5 C.9 D.20 3下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4. N个触发器可以构成最大计数长度为 的计数器。 A.N B.2N C.N2 D.2N 5. N个触发器可以构成能寄存 位二进制数码的寄存器。 A.N-1

12、 B.N C.N+1 D.2N 6五个D触发器构成环形计数器，其计数长度为 。 A.5 B.10 C.25 D.32 7同步时序电路和异步时序电路比较，其差异在于后者 。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8一位8421BCD码计数器至少需要 个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用 级触发器。 A.2 B.3 C.4 D.8 108位移位寄存器，串行输入时经 个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 1

13、1用二进制异步计数器从0做加法，计到十进制数178，则最少需要 个触发器。 A.2 B.6 C.7 D.8 E.10 12某电视机水平-垂直扫描发生器需要一个分频器将31500HZ的脉冲转换为60HZ的脉冲，欲构成此分频器至少需要 个触发器。 A.10 B.60 C.525 D.31500 13某移位寄存器的时钟脉冲频率为100KHZ，欲将存放在该寄存器中的数左移8位，完成该操作需要 时间。 A.10S B.80S C.100S D.800ms 15要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。 A.3 B.4 C.5 D.10 16若要设计一个脉冲序列为11

14、01001110的序列脉冲发生器，应选用 个触发器。 A.2 B.3 C.4 D.10 5.2、判断题： 1同步时序电路由组合电路和存储器两部分组成。 2组合电路不含有记忆功能的器件。 3时序电路不含有记忆功能的器件。 4同步时序电路具有统一的时钟CP控制。 5异步时序电路的各级触发器类型不同。 6环形计数器在每个时钟脉冲CP作用时，仅有一位触发器发生状态更新。 7环形计数器如果不作自启动修改，则总有孤立状态存在。 8计数器的模是指构成计数器的触发器的个数。 9计数器的模是指对输入的计数脉冲的个数。 10D触发器的特征方程Qn+1=D，而与Qn无关，所以，D触发器不是时序电路。 11在同步时序

15、电路的设计中，若最简状态表中的状态数为2N，而又是用N级触发器来实现其电路，则不需检查电路的自启动性。 12把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。 13同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使用同步二进制计数器。 14利用反馈归零法获得N进制计数器时，若为异步置零方式，则状态SN只是短暂的过渡状态，不能稳定而是立刻变为0状态。 5.3、填空题： 1寄存器按照功能不同可分为两类： 寄存器和 寄存器。 2数字电路按照是否有记忆功能通常可分为两类： 、 。 3由四位移位寄存器构成的顺序脉冲发生器可产生 个顺序脉冲。 4时序逻辑电路按照其触发器是否有

16、统一的时钟控制分为 时序电路和 时序电路。 5 时序逻辑电路由 和 两大部分组成。 6 寄存器要存放n位二进制数码时，需要 个触发器。 7 4位移位寄存器，经过 个CP脉冲后可将4位串行输入数据全部串行输入到寄存器内，再经过 个CP可以在串行输出端依次输出该4位数据。 8 通过 法和 法可以将集成计数器组件构成N进制计数器。 9 一个N进制计数器也可以称为 分频器。 55 试分析图题5-2所示的时序电路 56 试分析图题5-3所示的时序电路 5.7. 试分析图题5-5所示的时序电路 5.8.试用74LS163构成8进制计数器，要求：输出8421BCD码。 5.9.试用74LS160构成8进制计数器，要求：输出8421BCD码。