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1、唐 山 学 院毕 业 设 计设计题目：基于FPGA的数字频率计设计与实现 系 别： 信息工程系 班 级： 10应用电子技术（1）班 姓 名： 田书婷 指 导 教 师： 马军爽 2013年6月10 日基于FPGA的数字频率计设计与实现摘 要在电子设计领域，随着计算机技术、大规模集成电路技术、EDA(Electronics Design Automation)技术的发展和可编程逻辑器件的广泛应用，传统的自下而上的数字电路设计方法、工具、器件已远远落后于当今技术的发展。基于EDA技术和硬件描述语言的自上而下的设计技术正在承担起越来越多的数字系统设计任务。本课题的数字频率计设计，采用自上向下的设计方法
2、。本文首先综述了EDA技术的概况，接着介绍硬件描述语言VHDL，可编程器件FPGA及频率测量的一般原理；然后介绍数字频率计的系统设计，频率计各系统模块的VHDL语言实现，最后利用QUARTUS 集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，经实际电路测试，仿真和实验结果表明，此频率计具有较高的实用性和可靠性。关键字：EDA FPGA 数字频率计 VHDL语言 Design and Implementation of Digital Frequency Meter Based on FPGAAbstractIn the field of electronic design, wi
3、th the development of computer technology, LSI technology, EDA (Electronics Design Automation)technology and wide application of programmable logic devices, the traditional bottom-up digital circuit design methods, tools, devices have far behind todays technology. The top-down design techniques base
4、d on EDA technology and hardware description language are taking on more and more digital system design task. The topic digital frequency meter design uses top-down design approach. First, this paper summarizes the overview of EDA technology, then it describes the hardware description language which
5、 is called VHDL, FPGA programmable device and the general principles of frequency measurement; then it introduces the system design of digital frequency meter, and the realization of frequency meter each system module VHDL. Finally using QUARTUS integrated development environment edits, synthesizes,
6、 and simulates, and download to the CPLD devices, by using the actual circuit testing, simulation and experimental results show that this frequency meter is high availability and reliability.Keywords: EDA; FPGA; digital frequency meter; VHDL language 目 录1 引言12 硬件描述语言（HDL）22.1VHDL语言简介 22.2 利用VHDL语言开发
7、的优缺点33 电子设计自动化（EDA）发展概述43.1 EDA的简介43.2 EDA的发展史43.3基于EDA的FPGA/CPLD开发5 3.3.1 FPGA/CPLD的简介6 3.3.2 用FPGA/CPLD进行开发的优缺点74 频率计的测量及方案选择94.1 数字频率计工作原理概述94.2 测频原理及误差分析10 4.2.1常用测频方案10 4.2.2 等精度测频原理10 4.2.3误差分析115 数字频率计的系统设计与功能仿真135.1 系统的总体设计135.2 频率计模块145.2.1 测频控制模块145.2.2 锁存器模块155.2.3 十进制计数器模块165.3 显示模块17 5.
8、3.1显示模块设计175.3.2译码器模块18 5.3.3四位二进制数与十六位二进制数转换的源程序195.3.4十六位二进制数与四位二进制数转换的源程序19 5.3.5四位二进制数与段码转换的源程序216 整形电路设计226.1 555定时器的工作原理226.2 施密特触发器23 6.2.1 电路结构236.2.2 工作原理236.3波形的整形247 软件测试及硬件下载257.1 QuartusII软件简介257.2 QuartusII的设计流程257.3 QuartusII软件的使用方法26 7.3.1 创建底层模块26 7.3.2 构建顶层模块307.4 下载及硬件实现328 结论34谢辞
9、35参考文献36附录 频率计顶层文件38附录 源程序39 1引言21世纪人类将全面进入信息化社会，对微电子信息技术和微电子VLSI基础技术将不断提出更高的发展要求，微电子技术仍将继续是21世纪若干年代中最为重要的和最有活力的高科技领域之一。而集成电路(IC)技术在微电子领域占有重要的地位。伴随着IC技术的发展，电子设计自动化（Electronic Design Automation，EDA）己经逐渐成为重要设计手段，其广泛应用于模拟与数字电路系统等许多领域1。EDA是指以计算机大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关开发软件，自动完成用软件方式设计的电子系统到硬件系统的
10、逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。VHDL（超高速集成电路硬件描述语言）是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计的特点，因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结
11、构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差，可靠性差。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。将使整个系统大大简化。提高整体的性能和可靠性2。数字频率计是通信设备、音、视频等科研生产领域不可缺少的测量仪器。采用VHDL编程设计实现的数字频率计，除被
12、测信号的整形部分、键输入部分和数码显示部分外，其余全部在一片FPGA芯片上实现。整个系统非常精简，且具有灵活的现场可更改性。本文用VHDL在CPLD器件上实现一种8 位数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且能对其他多种频率信号进行测量。具有体积小、可靠性高、功耗低的特点。2 硬件描述语言（HDL）硬件描述语言（HDL）是相对于一般的计算机软件语言如C ，Pascal而言的。 HDL是用于设计硬件电子系统的计算机语言，它描述电子系统的逻辑功能、电路结构和连接方式。设计者可以利用HDL程序来描述所希望的电路系统，规定其结构特征和电
13、路的行为方式;然后利用综合器和适配器将此程序变成能控制FPGA和CPLD内部结构、并实现相应逻辑功能的门级或更底层的结构网表文件和下载文件。硬件描述语言具有以下几个优点:a.设计技术齐全，方法灵活，支持广泛。b.加快了硬件电路的设计周期，降低了硬件电路的设计难度。 c.采用系统早期仿真，在系统设计早期就可发现并排除存在的问题。d.语言设计与工艺技术无关。e.语言标准，规范，易与共享和复用。就FPGA/CPLD开发来说，VHDL语言是最常用和流行的硬件描述语言之一。本次设计选用的就是VHDL语言，下面将主要对VHDL语言进行介绍。2.1 VHDL语言简介VHDL是超高速集成电路硬件描述语言的英文
14、字头缩写简称，其英文全名是Very-High -Speed Integrated Circuit Hardware Description Language。它是在70 80年代中由美国国防部资助的VHSIC（超高速集成电路)项目开发的产品，诞生于1982年。1987年底，VHDL被IEEE（The Institute of Electrical and Electronics Engineers）确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本（IEEE std 1076-1987标准）之后，各EDA公司相继推出了自己的VHDL设计环境。此后，VHDL在电子设计领域受到了广泛的接受
15、，并逐步取代了原有的非标准HDL。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即ANSI/IEEE std 1076-1993版本。1996年IEEE 1076.3成为VHDL综合标准。VHDL主要用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻辑芯片的应用设计。与其它的HDL相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描
16、述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件己不成问题。VHDL语言在硬件设计领域的作用将与C和C+在软件设计领域的作用一样，在大规模数字系统的设计中，它将逐步取代如逻辑状态表和逻辑电路图等级别较低的繁琐的硬件描述方法，而成为主要的硬件描述工具，它将成为数字系统设计领域中所有技术人员必须掌握的一种语言。VHDL和可编程逻辑器件的结合作为一种强有力的设计方式，将为设计者的产品上市带来创纪录的速绍3。2.2 利用VHDL语言开发的优缺点VHDL语言与其它HDL语言相比有一些自己的特色，下面作一简要说明。(1)设计功能强、方法灵活、支持广泛。VDHL语言可以支持自上而下的
17、设计方法，它具有功能强大的语言结构，可用简洁明确的代码描述来进行复杂控制逻辑的设计，可以支持同步电路、异步电路、以及其它随机电路的设计。其范围之广是其它HDL语言所不能比拟的。此外，VHDL语言可以自定义数据类型，这也给编程人员带来了较大的自由和方便。(2)系统硬件描述能力强。VHDL语言具有多层次的设计描述功能，可以从系统的数学模型直到门级电路，支持设计库和可重复使用的组件生成，它支持阶层设计且提供模块设计的创建。VHDL语言能进行系统级的硬件描述是它的一个最突出的优点。(3)可以进行与工艺无关编程。VHDL语言设计系统硬件时，没有嵌入描述与工艺相关的信息，不会因为工艺变化而使描述过时。与工
18、艺技术有关的参数可通过VHDL提供的类属加以描述，工艺改变时，只需修改相应程序中的类属参数即可。(4)VHDL语言标准、规范，易于共享和复用。VHDL既是IEEE承认的标准，故VHDL的设计描述可以被不同的EDA设计工具所支持。从一个仿真工具移植到另一个仿真工具，从一个综合工具移植到另一个综合工具，从一个工作平台移植到另一个工作平台去执行。这意味着同一个VHDL设计描述可以在不同的设计项目中采用，方便了设计成果的设计和交流。另外，VHDL语言的语法比较规范，从而其可读性比较好，给阅读和使用都带来了极大的好处。(5)方便ASIC移植。VHDL语言的效率之一，就是如果你的设计是被综合到一个 CPL
19、D或FPGA的话，则可以使你设计的产品以最快速度上市。当产品的产量达到相当的数量时，采用VHDL进行的设计可以很容易转成用专用集成电路（ASIC）来实现，仅仅需要更换不同的库重新进行综合。由于VHDL是一个成熟的定义型语言，可以确保ASIC厂商交付优良质量的器件产品。此外，由于工艺技术的进步，需要采用更先进的工艺时，仍可以采用原来的VHDL代码。3 电子设计自动化（EDA）发展概述3.1 EDA的简介在电子设计技术领域，可编程逻辑器件（如PLD，GAL）的应用，已有了很好的普及。这些器件为数字系统的设计带来极大的灵活性。由于这类器件可以通过软件编程而对其硬件的结构和工作方式进行重构，使得硬件的
20、设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程、乃至设计观念。纵观可编程逻辑器件的发展史，它在结构原理、集成规模、下载方式逻辑设计手段等方面的每一次进步都为现代电子设计技术的革命与发展提供了不可或缺的强大动力。随着可编程逻辑器件集成规模不断扩大，自身功能的不断完善和计算机辅助设计技术的提高，在现代电子系统设计领域中的EDA便应运而生了4。电子设计自动化（EDA）是一种实现电子系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，是20世纪90年代初从 CAD（计算机辅
21、助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术就是以计算机为工具，在EDA软件平台上，根据硬件描述语言VHDL完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局线、仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。设计者的工作仅限于利用软件的方式来完成对系统硬件功能的描述，在EDA工具的帮助下和应用相应的FPGA/CPLD器件，就可以得到最后的设计结果。尽管目标系统是硬件，但整个设计和修改过程如同完成软件设计一样方便和高效。当然，这里的所谓EDA主要是指数字系统的自动化设计，因为这一领域的软硬件方面
22、的技术已比较成熟，应用的普及程度也比较大。而仿真电子系统的EDA正在进入实用，其初期的EDA工具不一定需要硬件描述语言。此外，从应用的广度和深度来说，由于电子信息领域的全面数字化，基于EDA的数字系统的设计具有更大的应用市场和紧迫的需求性5。3.2 EDA的发展历史EDA技术的发展开始于70年代，至今经历了三个阶段。电子线路的CAD（计算机辅助设计）是计算机发展的初级阶段，是高级EDA系统的重要组成部分。它利用计算机的图形编辑、分析和存储等能力，协助工程师设计电子系统的电路图、印制电路板和集成电路板图;采用二维图形编辑与分析，主要解决电子线路设计后期的大量重复性工作，可以减少设计人员的繁琐重复
23、劳动，但自动化程度低，需要人工干预整个设计过程。这类专用软件大多以微机为工作平台，易于学用，设计中小规模电子系统可靠有效，现仍有很多这类专用软件被广泛应用于工程设计。80年代初期，EDA技术开始设计过程的分析，推出了以仿真（逻辑模拟、定时分析和故障仿真）和自动布局与布线为核心的EDA产品，这一阶段的EDA已把三维图形技术、窗口技术、计算机操作系统、网络数据交换、数据库与进程管理等一系列计算机学科的最新成果引入电子设计，形成了 CAE计算机辅助工程。也就是所谓的EDA技术中级阶段。其主要特征是具备了自动布局布线和电路的计算机仿真、分析和验证功能。其作用已不仅仅是辅助设计，而且可以代替人进行某种思
24、维。CAE这种以原理图为基础的EDA系统，虽然直观，且易于理解，但对复杂的电子设计很难达到要求，也不宜于设计的优化。所以，90年代出现了以自动综合器和硬件描述语言为基础，全面支持电子设计自动化的ESDA（电子系统设计自动化），即高级EDA阶段、也就是目前常说的EDA。过去传统的电子系统电子产品的设计方法是采用自底而上的程序，设计者先对系统结构分块，直接进行电路级的设计。这种设计方式使设计者不能预测下一阶段的问题，而且每一阶段是否存在问题，往往在系统整机调试时才确定，也很难通过局部电路的调整使整个系统达到既定的功能和指针，不能保证设计一举成功。EDA技术高级阶段采用一种新的设计概念：自顶而下的设
25、计程序和并行工程（Concurrent engineering）的设计方法，设计者的精力主要集中在所要电子产品的准确定义上，EDA系统去完成电子产品的系统级至物理级的设计。此阶段EDA技术的主要特征是支持高级语言对系统进行描述，高层次综合（High Level Synthesis）理论得到了巨大的发展，可进行系统级的仿真和综合。图1-1给出了上述三个阶段的示意图6。图1-1 EDA发展阶段示意图3.3基于EDA的FPGA/CPLD开发我国的电子设计技术发展到今天将面临一次更大的突破，即FPGA/CPLD （ Field Programmable Gate Array，现场可编程门阵列/Comp
26、lex Programmable Logic Device，复杂可编程逻辑器件）在EDA基础上的广泛应用。从某种意义上说，新的电子系统运转的物理机制又将回到原来的纯数字电路结构，但却是一种更高层次的循环，它在更高层次上容纳了过去数字技术的优秀部分，对MCU系统是一种扬弃，在电子设计的技术操作和系统构成的整体上发生了质的飞跃。如果说MCU在逻辑的实现上是无限的话，那么FPGA/CPLD不但包括了MCU这一特点，而且可以触及硅片电路线度的物理极限，并兼有串、并行工作方式，高速、高可靠性以及宽口径适用性等诸多方面的特点。不但如此，随EDA技和FPGA/CPLD在深亚微米领域的进军，它们与MCU，MP
27、U，DSP，A/D，D/A，RAM和ROM等独立器件间的物理与功能界限已日趋模糊。特别是软/硬IP芯核（知识产权芯核；Intelligence Property Core，一种已注册产权的电路设计）产业的迅猛发展，嵌入式通用及标准FPGA器件的呼之欲出，片上系统（SOC）已经近在咫尺。FPGA/CPLD以其不可替代的地位及伴随而来的极具知识经济特征的IP芯核产业的崛起，正越来越受到业内人士的密切关注7。3.3.1 FPGA/CPLD简介FPGA和CPLD都是高密度现场可编程逻辑芯片，都能够将大量的逻辑功能集成于一个单片集成电路中，其集成度已发展到现在的几百万门。复杂可编程逻辑器件CPLD是由P
28、AL（Programmable Array Logic，可编程数组逻辑）或GAL（Generic Array Logic，通用数组逻辑）发展而来的。它采用全局金属互连导线，因而具有较大的延时可预测性，易于控制时序逻辑；但功耗比较大。现场可编程门阵列（FPGA）是由掩膜可编程门阵列（MPGA）和可编程逻辑器件二者演变而来的，并将它们的特性结合在一起，因此FPGA既有门阵列的高逻辑密度和通用性，又有可编程逻辑器件的用户可编程特性。FPGA通常由布线资源分隔的可编程逻辑单元（或宏单元）构成数组，又由可编程I/O单元围绕数组构成整个芯片。其内部资源是分段互联的，因而延时不可预测，只有编程完毕后才能实际
29、测量。CPLD和FPGA建立内部可编程逻辑连接关系的编程技术有三种:基于反熔丝技术的器件只允许对器件编程一次，编程后不能修改。其优点是集成度、工作频率和可靠性都很高，适用于电磁辐射干扰较强的恶劣环境。基于EEPROM内存技术的可编程逻辑芯片能够重复编程100次以上，系统掉电后编程信息也不会丢失。编程方法分为在编程器上编程和用下载电缆编程。用下载电缆编程的器件，只要先将器件装焊在印刷电路板上，通过PC, SUN工作站、ATE（自动测试仪）或嵌入式微处理器系统，就能产生编程所用的标准5V，3.3V或2.5V逻辑电平信号，也称为ISP（In System Programmable）方式编程，其调试和
30、维修也很方便。基于SRAM技术的器件编程数据存储于器件的RAM区中，使之具有用户设计的功能。在系统不加电时，编程数据存储在EPROM、硬盘、或软盘中。系统加电时将这些编程数据实时写入可编程器件，从而实现板级或系统级的动态配置。3.3.2 用FPGA/CPLD进行开发的优缺点我们认为，基于EDA技术的FPGA/CPLD器件的开发应用可以从根本上决MCU所遇到的问题。与MCU相比，FPGA/CPLD的优势是多方面的和根本性的：(1)编程方式简便。FPGA/CPLD产品越来越多地采用了先进的 IEEE1149.1边界扫描测试（BST）技术（由联合测试行动小组，JTAG开发）和 ISP（在系统配置编程
31、方式）。在+5V工作电平下可随时对正在工作的系统上FPGA/CPLD进行全部或部分地在系统编程，并可进行所谓菊花链式多芯片串行编程，对于SRAM结构的FPGA，其下载编程次数几乎没有限制（如Altera公司的FLEXIOK系列）。这种编程方式可轻易地实现红外编程、超声编程或无线编程，或通过电话线远程在线编程。这些功能在工控、智能仪器仪表、通讯和军事上有特殊用途。 (2)高速。FPGA/CPLD的时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。(3)高可靠性。在高可靠应用领域，MCU的缺憾为FPGA/CPLD的应用留下了很大的用武之地。除了不存在MCU
32、所特有的复位不可靠与PC可能跑飞等固有缺陷外，FPGA/CPLD的高可靠性还表现在几乎可将整个系统下载于同一芯片中，从而大大缩小了体积，易于管理和屏蔽。(4)开发工具和设计语言标准化，开发周期短。由于FPGA/CPLD的集成规模非常大，集成度可达数百万门。因此，FPGA/ CPLD的设计开发必须利用功能强大的EDA工具，通过符合国际标准的硬件描述语言（如VHDL或 Verilog-HDL）来进行电子系统设计和产品开发。由于开发工具的通用性、设计语言的标准化以及设计过程几乎与所用的FPGA/ CPLD器件的硬件结构没有关系，所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性，它几乎可用于任
33、何型号的FPGA/ CPLD中，由此还可以以知识产权的方式得到确认，并被注册成为所谓的IP芯核，从而使得片上系统的产品设计效率大幅度提高。由于相应的EDA软件功能完善而强大，仿真方式便捷而实时，开发过程形象而直观，兼之硬件因素涉及甚少，因此可以在很短时间内完成十分复杂的系统设计，这正是产品快速进入市场的最宝贵的特征。美国TI公司认为，一个ASIC 80 %的功能可用IP芯核等现成逻辑合成。EDA专家预言，未来的大系统的FPGA/ CPLD设计仅仅是各类再应用逻辑与IP芯核的拼装，其设计周期最少仅数分钟。(5)功能强大，应用广阔。目前，FPGA/ CPLD可供选择范围很大，可根据不同的应用选用不
34、同容量的芯片。利用它们可实现几乎任何形式的数字电路或数字系统的设计。随着这类器件的广泛应用和成本的大幅度下降，FPGA/ CPLD在系统中的直接应用率正直逼ASIC的开发。同时，FPGA/CPLD设计方法也有其局限性。这主要体现在以下几点：(1)FPGA/CPLD设计软件一般需要对电路进行逻辑综合优化（Logic Synthesis & Optimization），以得到易于实现的结果，因此，最终设计和原始设计之间在逻辑实现和时延方面具有一定的差异。从而使传统设计方法中经常采用的一些电路形式（特别是一些异步时序电路）在FPGA/CPLD设计方法中并不适用。这就要求设计人员更加了解FPGA/CP
35、LD设计软件的特点，才能得到优化的设计。(2)FPGA一般采用查找表（LUT）结构，AND-OR结构或多路选择器结构，这些结构的优点是可编程性，缺点是时延过大，造成原始设计中同步信号之间发生时序偏移。同时，如果电路较大，需要经过划分才能实现，由于引出端的延迟时间，更加大了延迟时间和时序偏移。时延问题是 ASIC设计当中常见的问题，要精确地控制电路的时延是非常困难的，特别是在像FPGA/CPLD这样的可编程逻辑当中。(3)FPGA/CPLD的容量和I/O数目都是有限的，因此，一个较大的电路必须经过逻辑划分（Logic Partition）才能用多个FPGA/CPLD芯片实现，划分算法的优劣直接影
36、响设计的性能。(4)由于目标系统的PCB板的修改代价很高，用户一般希望能够在固定引出端分配的前提下对电路进行修改。但在芯片利用率提高，或者芯片I/O引出端很多的情况下，微小的修改往往会降低芯片的布通率。(5)早期的FPGA芯片不能实现内存、模拟电路等一些特殊形式的电路。最新的一些FPGA产品集成了通用的RAM结构。但这种结构要么利用率不高，要么不完全符合设计者的需要。这种矛盾来自于FPGA本身的结构局限性，短期内很难得到很好的解决。(6)尽管FPGA实现了ASIC设计的硬件仿真，但是由于FPGA和门阵列、标准单元等传统ASIC形式的延时特性不尽相同，在将FPGA设计转向其它 ASIC设计时，仍
37、然存在由于延时不匹配造成设计失败的可能性。针对这个问题，国际上出现了用FPGA数组对ASIC进行硬件仿真的系统。这种专用的硬件仿真系统利用软硬件结合的方法，用 FPGA数组实现了ASIC快速原型，接入系统进行测试。该系统可以接受指定的测试点，在FPGA数组中可以直接观测（就像软件模拟中一样），所以大大提高了仿真的准确性和效率。4 频率计的测频原理及方案选择4.1数字频率计工作原理概述数字频率计的设计原理实际上是测量单位时间内的周期数。这种方法免去了实测以前的预测，同时节省了划分频段的时间，克服了原来高频段采用测频模式而低频段采用测周期模式的测量方法存在换挡速度慢的缺点。采用一个标准的基准时钟，
38、在单位时间（1s）里对被测信号的脉冲数进行计数，即为信号的频率。由于闸门的起始和结束时刻对于信号来说是随机的，将会有一个脉冲周期的量化误差。进一步分析测量准确度：设待测信号脉冲周期为Tx，频率为Fx，当测量时间为T=1s时，测量准确度为=Tx/T=1/Fx。由此可知直接测频法的测量准确度与信号的频率有关：当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。因此直接测频法只适合测量频率较高的信号，不能满足在整个测量频段内的测量精度保持不变的要求。 为克服低频段测量的不准确问题，采用门控信号和被测信号对计数器的使能信号进行双重控制，大大提高了准确度。当门控信号为1时，使能信号并不为1，只
39、有被测信号的上升沿到来时，使能端才开始发送有效信号，两个计数器同时开始计数。当门控信号变为0时，使能信号并不是立即改变，而是当被测信号的下一个上升沿到来时才变为0，计数器停止计数。因此测量的误差最多为一个标准时钟周期。计算每秒钟内待测信号脉冲个数。这就要求计数使能信号testen能产生一个1秒脉宽的周期信号，并对频率计的每一个十进制计数器account的ENA使能端进行同步控制。当testen为高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号load的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器suo中，并由外部的译码器译出并稳定显示。锁存信
40、号之后，必须由清零信号CLR_CNT对计数器进行清零，为下一秒钟的计数操作做准备。当系统正常工作时，脉冲发生器提供的1 Hz的输入信号，经过测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果9。4.2 测频原理及误差分析4.2.1常用测频方案频率测量方案方案一：采用周期法。通过测量待测信号的周期并求其倒数，需要有标准倍的频率，在待测信号的一
41、个周期内，记录标准频率的周期数，这种方法的计数值会产生最大为1个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。方案二：采用直接测频法。直接测频法就是在确定的闸门时间内，记录被测信号的脉冲个数。由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为1个脉冲误差。进一步分析测量准确度：设待测信号脉冲周期为Tx，频率为Fx，当测量时间为T=1s时，测量准确度为=Tx/T=1/Fx。由此可知直接测频法的测量准确度与信号的频率有关：当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。因此直接测频法只适合测量频率较高的信号，不能满
42、足在整个测量频段内的测量精度保持不变的要求。方案三：采用等精度频率测量法，测量精度保持恒定，不随所测信号的变化而变化。在快速测量的要求下，要保证较高精度的测频，必须采用较高的标准频率信号。单片机受本身时钟频率和若干指令运算的限制，测频速度较慢，无法满足高速、高精度的测频要求；而采用高集成度、高速的现场可编程门阵列FPGA为实现高速、高精度的测频提供了保证。本设计所采用的测频方法就是等精度频率测量法，下面我们将对等精度频率测量法做进一步介绍10。4.2.2 等精度测频原理等精度测频方法是在直接测频方法的基础上发展起来的。它的闸门时间不是固定的值，而是被测信号周期的整数倍，即与被测信号同步，因此，
43、避除了对被测信号计数所产生1个字误差，并且达到了在整个测试频段的等精度测量。其测频原理如图4-1所示。在测量过程中，有两个计数器分别对标准信号和被测信号同时计数。首先给出闸门开启信号（预置闸门上升沿），此时计数器并不开始计数，而是等到被测信号的上升沿到来时，计数器才真正开始计数。然后预置闸门关闭信号（下降沿）到时，计数器并不立即停止计数，而是等到被测信号的上升沿到来时才结束计数，完成一次测量过程。可以看出，实际闸门时间t与预置闸门时间t1并不严格相等，但差值不超过被测信号的一个周期。 图4-1 等精度测频原理波形图 等精度测频的实现方法可简化为图4-2所示。CNT1和CNT2是两个可控计数器，
44、标准频率信号从CNT1的时钟输入端CLK输入；经整形后的被测信号从CNT2的时钟输入端CLK输入。当预置门控信号为高电平时，经整形后的被测信号的上升沿通过D触发器的Q端同时启动CNT1和CNT2。CNT1、CNT2同时对标准频率信号和经整形后的被测信号进行计数，分别为NS与NX。当预置门信号为低电平的时候，后而来的被测信号的上升沿将使两个计数器同时关闭，所测得的频率为(FS/NS)*NX。则等精度测量方法测量精度与预置门宽度的标准频率有关，与被测信号的频率无关。在预置门时间和常规测频闸门时间相同而被测信号频率不同的情况下，等精度测量法的测量精度不变。 图4-2 等精度测频实现原理图4.2.3
45、误差分析设在一次实际闸门时间t中计数器对被测信号的计数值为Nx，对标准信号的计数值为Ns。标准信号的频率为fs，则被测信号的频率如式(4-1): fx=(Nx/Ns)fs (4-1)若忽略标频fs的误差，则等精度测频可能产生的相对误差如式(4-2): =(|fxe-fx|/fxe)100% (4-2)其中fxe为被测信号频率的准确值。在测量中，由于fx计数的起停时间都是由该信号的上升沿触发的，在闸门时间t内对fx的计数Nx无误差(t=NxTx)；对fs的计数Ns最多相差一个数的误差，即|Ns|1，其测量频率如式(4-3):fxe=Nx/(Ns+Ns)fs (4-3)将式(4-1)和(4-3)代
46、入式(4-2)，并整理如式(4-4)：=|Ns|/Ns1/Ns=1/(tfs) (4-4)由上式可以看出，测量频率的相对误差与被测信号频率的大小无关，仅与闸门时间和标准信号频率有关，即实现了整个测试频段的等精度测量。闸门时间越长，标准频率越高，测频的相对误差就越小。标准频率可由稳定度好、精度高的高频率晶体振荡器产生，在保证测量精度不变的前提下，提高标准信号频率，可使闸门时间缩短，即提高测试速度5。5 数字频率计的系统设计与功能仿真5.1系统的总体设计当系统正常工作时，脉冲发生器提供的1Hz的输入信号，经过测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在数码显示管上可以显示的十进制结果。在数码显示管上可以看到计数结果11。其中由1HZ的输出频率被作为控制模块的时钟输入，B被作为显示模块的时钟输入，由控制模块产生的计数使能信号testen和清
